JPS58175193A - Ｅｃｃ機能検査方式 - Google Patents
Ｅｃｃ機能検査方式Info
- Publication number
- JPS58175193A JPS58175193A JP57055308A JP5530882A JPS58175193A JP S58175193 A JPS58175193 A JP S58175193A JP 57055308 A JP57055308 A JP 57055308A JP 5530882 A JP5530882 A JP 5530882A JP S58175193 A JPS58175193 A JP S58175193A
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- JP
- Japan
- Prior art keywords
- data
- check
- cpu
- ecc
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/2205—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested
- G06F11/2215—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested to test error correction or detection circuits
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- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、メモリシステムにおけるＥＣＣ（Ｅｒｒｏ
ｒ Ｃｈｅｃｋｉｎｇ ＆ Ｃｏｒｒｅｃｔｉｏｎ ）
機能が正常に働いているか否かを検査するためのＥＣＣ
機能検査方式に関するものである。
ｒ Ｃｈｅｃｋｉｎｇ ＆ Ｃｏｒｒｅｃｔｉｏｎ ）
機能が正常に働いているか否かを検査するためのＥＣＣ
機能検査方式に関するものである。
電子計算機の規模が増大するにつれて、信頼性を維持す
る様々な手法が開発されるに到っている。
る様々な手法が開発されるに到っている。
特に、主記憶装置などのメモリシステムについては、近
年大容量化が進み６４にピット／ＰＫＧもの容量のもの
が使用可能となった。従来、このようなメモリシステム
においては、前述のように信頼性を得るために、ＥＣＣ
機能が付加される。このＥＣＣ機能とは、メモリ内の１
ビツト誤りに対しては、これを検出し訂正し、メモリ内
の２ビツト誤りに対しては、これを検出することである
。
年大容量化が進み６４にピット／ＰＫＧもの容量のもの
が使用可能となった。従来、このようなメモリシステム
においては、前述のように信頼性を得るために、ＥＣＣ
機能が付加される。このＥＣＣ機能とは、メモリ内の１
ビツト誤りに対しては、これを検出し訂正し、メモリ内
の２ビツト誤りに対しては、これを検出することである
。
ところが、ＢＣＣ機能自体が正常に動作することが保証
されなければ、メモリシステムにこのような機能を付加
した意味が無くなる。そこで、従来、８６６機能が正常
に動作しているか否かを検査するためには、メモリ内の
データに予め１ビツト及び２ビット分誤ったデータを固
定的に格納しテオキ、この誤ったデータに基づきＥＣＣ
ロジックからシンドロームを得るなどしていた。
されなければ、メモリシステムにこのような機能を付加
した意味が無くなる。そこで、従来、８６６機能が正常
に動作しているか否かを検査するためには、メモリ内の
データに予め１ビツト及び２ビット分誤ったデータを固
定的に格納しテオキ、この誤ったデータに基づきＥＣＣ
ロジックからシンドロームを得るなどしていた。
しかしながら、このようにすると、メモリシステムの一
部に特殊な検査用のデータを用意しなければならない。
部に特殊な検査用のデータを用意しなければならない。
更に、わざわざ１ビツトあるいは２ビット誤りのデータ
を考えて用意しておかなければならぬばかりか、検査時
においては、ハードウェア的に（一時的に）データ固定
などの手操作を行う必要があり、煩わしいものであった
。
を考えて用意しておかなければならぬばかりか、検査時
においては、ハードウェア的に（一時的に）データ固定
などの手操作を行う必要があり、煩わしいものであった
。
本発明は、以上述べた従来の欠点に鑑みなされたもので
ある。それ故、本発明の目的は、メモリがなく、才だ、
そのような誤ったデータを、考える必要もなく、更にデ
ータ固定などの手操作の不要なＥＣＣ機能の検査方式を
提供することである。
ある。それ故、本発明の目的は、メモリがなく、才だ、
そのような誤ったデータを、考える必要もなく、更にデ
ータ固定などの手操作の不要なＥＣＣ機能の検査方式を
提供することである。
そこで、本発明では、ＣＰＵからメモリへあるデータを
格納する際に、先ず、ＥＣＣロジックからそのデータに
対応するチェックビットを得ておき、チェックビットが
格納されているレジスタへ転送ロックを送らないよう（
こしておいて、その間に前述のデータを１ビツトまたは
２ビツト反転させたデータを用意して、このデータと前
述のチェックビットをメモリに格納する。更に、このデ
ータとチェックビットとを読み出してＥＣＣロジックに
送り、ＥＣＣロジックがいかに動作するかをＣＰＵで監
視することにより、ＥＣＣ機能を検査するようにしたも
のである。
格納する際に、先ず、ＥＣＣロジックからそのデータに
対応するチェックビットを得ておき、チェックビットが
格納されているレジスタへ転送ロックを送らないよう（
こしておいて、その間に前述のデータを１ビツトまたは
２ビツト反転させたデータを用意して、このデータと前
述のチェックビットをメモリに格納する。更に、このデ
ータとチェックビットとを読み出してＥＣＣロジックに
送り、ＥＣＣロジックがいかに動作するかをＣＰＵで監
視することにより、ＥＣＣ機能を検査するようにしたも
のである。
以下、図面を参照して本発明の詳細な説明する。第１図
は、本方式か適用されるメモ−リンステムの要部のブロ
ック図である。同図において１１はＣＰＵ側トランシー
バを示す。このＣＰＵ＠トランシーバｌは、図示せぬＣ
ＰＵと接続され、ＣＰＵから転送されたデータを受は取
り、後述のＥＣＣロジック２へ渡し、又、後述するＥＣ
Ｃロジック２により出力され、データレジスタ３を介し
たデータを受は取りＣＰＵへ渡す機能を有する。
は、本方式か適用されるメモ−リンステムの要部のブロ
ック図である。同図において１１はＣＰＵ側トランシー
バを示す。このＣＰＵ＠トランシーバｌは、図示せぬＣ
ＰＵと接続され、ＣＰＵから転送されたデータを受は取
り、後述のＥＣＣロジック２へ渡し、又、後述するＥＣ
Ｃロジック２により出力され、データレジスタ３を介し
たデータを受は取りＣＰＵへ渡す機能を有する。
２は、ＥＣＣロジックを示す。ＥＣＣロジック２は、Ｃ
ＰＵ側トランシーバ１からデータを入力して、このデー
タに基づき所定のアルゴリズムでチェックビットを生成
する。そして、一般的に、１６ビツト、３２ビツト、６
４ビツトのデータに対して、１ビット誤りの訂正、２ピ
ッｔ−ｉりの検出を行うためには、夫々６ビツト、７ビ
ツト、８ビツトのチェックビットを必要とする。従って
、ＥＣＣロジック２に接続されるチェックビットレジス
タ４には、上記のチェックビットが出力される。ＥＣＣ
ロジック２には、データレジスタ３が接続されていて、
このデータレジスタ３はＣＰＵ側トランシーバ１から入
力されたデータを一時格納する。また、メモリ側トラン
シバ−５からデータ及びチェックビットが入力されて、
ＥＣＣロジック２がこれに基づいてデータ（１ビット誤
りのときはこれを訂正したデータ）を出力すると、デー
タレジスタ３に格納される。
ＰＵ側トランシーバ１からデータを入力して、このデー
タに基づき所定のアルゴリズムでチェックビットを生成
する。そして、一般的に、１６ビツト、３２ビツト、６
４ビツトのデータに対して、１ビット誤りの訂正、２ピ
ッｔ−ｉりの検出を行うためには、夫々６ビツト、７ビ
ツト、８ビツトのチェックビットを必要とする。従って
、ＥＣＣロジック２に接続されるチェックビットレジス
タ４には、上記のチェックビットが出力される。ＥＣＣ
ロジック２には、データレジスタ３が接続されていて、
このデータレジスタ３はＣＰＵ側トランシーバ１から入
力されたデータを一時格納する。また、メモリ側トラン
シバ−５からデータ及びチェックビットが入力されて、
ＥＣＣロジック２がこれに基づいてデータ（１ビット誤
りのときはこれを訂正したデータ）を出力すると、デー
タレジスタ３に格納される。
５は、メモリ側トランシーバを示す。このメモリ側トラ
ンシーバ５は、図示せぬメモリと接続されていて、デー
タ入力時においては、データレジスタ３及びチェックビ
ットレジスタ４から夫々出力されるデータ及びチェック
ビットを受は取りメモリへ渡し、データ読み出し時には
、メモリからデータ及びチェックビットを受は取りＥＣ
Ｃロジック２へ渡す。以上説明した各部には、夫々デー
タの授受時のタイミングを与えるためのクロックが与え
られているが、不発明では、ＥＣＣ機能の検査に必要な
データとチェックビットとの組を作るために、チェック
ビットレジスタ４へクロックインヒピット信号ＩＮＨが
ＣＰＵから与えうるような構成となっている。
ンシーバ５は、図示せぬメモリと接続されていて、デー
タ入力時においては、データレジスタ３及びチェックビ
ットレジスタ４から夫々出力されるデータ及びチェック
ビットを受は取りメモリへ渡し、データ読み出し時には
、メモリからデータ及びチェックビットを受は取りＥＣ
Ｃロジック２へ渡す。以上説明した各部には、夫々デー
タの授受時のタイミングを与えるためのクロックが与え
られているが、不発明では、ＥＣＣ機能の検査に必要な
データとチェックビットとの組を作るために、チェック
ビットレジスタ４へクロックインヒピット信号ＩＮＨが
ＣＰＵから与えうるような構成となっている。
このため、クロツクインヒピット信号ＩＮＨがアクティ
ブとされていない時には、図示の回路は通常の動作をす
る。即ち、データ書き込み時にはＣＰＵからＣＰ［Ｊ側
トランシーバｌを介してＥＣＣロジック２ヘデータが与
えられると、ＥＣＣロジック２は、このデータに基づき
チェックビットを作り出し、データをデータレジスタ３
へ、チェックピットをチェックピットレジスタ４へ出力
する。しかる後、データ及びチェックビットはメモリ
側シ・ランシーバ５を介して、メモリに格納される。
ブとされていない時には、図示の回路は通常の動作をす
る。即ち、データ書き込み時にはＣＰＵからＣＰ［Ｊ側
トランシーバｌを介してＥＣＣロジック２ヘデータが与
えられると、ＥＣＣロジック２は、このデータに基づき
チェックビットを作り出し、データをデータレジスタ３
へ、チェックピットをチェックピットレジスタ４へ出力
する。しかる後、データ及びチェックビットはメモリ
側シ・ランシーバ５を介して、メモリに格納される。
一方、データ読み出し時には、メモリからデータ及びチ
ェックビットがメモリ側トランシーバ５を介してＥＣＣ
ロジック２へ転送される。ＥＣＣロジック２は、このデ
ータ及びチェックビットに基づいて、１ビット誤りのと
きはデータを訂正して、また正しいときはその才ま、デ
ータレジスタ３へ出力し、２ビット誤りのときには、そ
の旨をＣＰＵへ知らせる。上記の動作でデータレジスタ
３へ出力されたデータは、ＣＰＵ１１１１トランシーバ
ｌを介してＣＰＵへ取り込まれる。
ェックビットがメモリ側トランシーバ５を介してＥＣＣ
ロジック２へ転送される。ＥＣＣロジック２は、このデ
ータ及びチェックビットに基づいて、１ビット誤りのと
きはデータを訂正して、また正しいときはその才ま、デ
ータレジスタ３へ出力し、２ビット誤りのときには、そ
の旨をＣＰＵへ知らせる。上記の動作でデータレジスタ
３へ出力されたデータは、ＣＰＵ１１１１トランシーバ
ｌを介してＣＰＵへ取り込まれる。
さて、チェツクピットレジスタ４ヘクロツクインヒピツ
ト信号ＩＮＨがアクティブ（“Ｌ”）とされて出力され
ると、チェックピットレジスタ４内のチェックビットの
みが転送されず停止する。
ト信号ＩＮＨがアクティブ（“Ｌ”）とされて出力され
ると、チェックピットレジスタ４内のチェックビットの
みが転送されず停止する。
また、第１図には現われていないが、ＣＰＵはＥＣＣロ
ジック２からシンドロームを得るようになっている。
ジック２からシンドロームを得るようになっている。
更ＪＣ１ＣＰＵは、ＥＣＣ機能検査時には、第２図に示
すような動作を行う。つまり、ＣＰＵが使用するメモリ
には第２図のようなフローチャートのプログラムが格ｈ
ｇれている。
すような動作を行う。つまり、ＣＰＵが使用するメモリ
には第２図のようなフローチャートのプログラムが格ｈ
ｇれている。
まず、スタートとなり、ＣＰＵは第１のデータをＣＰＵ
側トランシーバ１を介してＥＣＣロジック２へ送る。す
ると、ＥＣＣロジック２は、これに基づき、チェックヒ
ツトを作りデータと共に夫々データレジスタ３、チェッ
クピットレジスタ４へ格納する。ここでＣＰＵはタイミ
ングを検出して“チェックピット格納か・のステップを
行っている。そして今、例えは第１のデータが°ＯＯの
ののののＯ″であり、これに対しチェックビット“１１
・のめの”が発生されたとする。すると、ＣＰＵは、Ｙ
ＥＳへ進み、クロツクインヒビット信号ＩＮＨをアクテ
ィブとする。爽に、ＣＰＵは次のステップである“第１
のデータを１ビツト（又は２ビツト）反転した第２のデ
ータを、ＣＰＵ側トランシーバ１を介してＥＣＣロジッ
ク２へ送るステップを実行する。すると、ＥＣＣロジッ
ク２はチェックビットを作成するが、クロツクインヒビ
ット信号ＩＮＨがアクティブのため、データレジスタ３
の内容だけが変化させられる。例えは、前述のデータの
第ｅビット目が変化された第２のデータ“ｌののΦΦの
のｌＩｎがデータレジスタ３に格納され、チェックピッ
トレジスタ４には相変らｆ、”１１ΦΦΦ０”に対スる
チェックビットが格納されている。
側トランシーバ１を介してＥＣＣロジック２へ送る。す
ると、ＥＣＣロジック２は、これに基づき、チェックヒ
ツトを作りデータと共に夫々データレジスタ３、チェッ
クピットレジスタ４へ格納する。ここでＣＰＵはタイミ
ングを検出して“チェックピット格納か・のステップを
行っている。そして今、例えは第１のデータが°ＯＯの
ののののＯ″であり、これに対しチェックビット“１１
・のめの”が発生されたとする。すると、ＣＰＵは、Ｙ
ＥＳへ進み、クロツクインヒビット信号ＩＮＨをアクテ
ィブとする。爽に、ＣＰＵは次のステップである“第１
のデータを１ビツト（又は２ビツト）反転した第２のデ
ータを、ＣＰＵ側トランシーバ１を介してＥＣＣロジッ
ク２へ送るステップを実行する。すると、ＥＣＣロジッ
ク２はチェックビットを作成するが、クロツクインヒビ
ット信号ＩＮＨがアクティブのため、データレジスタ３
の内容だけが変化させられる。例えは、前述のデータの
第ｅビット目が変化された第２のデータ“ｌののΦΦの
のｌＩｎがデータレジスタ３に格納され、チェックピッ
トレジスタ４には相変らｆ、”１１ΦΦΦ０”に対スる
チェックビットが格納されている。
以上の動作を第３図のタイミングチャードで説明すると
、■のＷｒｉｔｅ命令アクティブσ）ときζこ第１のデ
ータが転送され、クロツクインヒビット信号ＩＮＨがア
クティブとなった後、■Ｗｒｉｔｅ命令アクティブで、
第２のデータが転送される。
、■のＷｒｉｔｅ命令アクティブσ）ときζこ第１のデ
ータが転送され、クロツクインヒビット信号ＩＮＨがア
クティブとなった後、■Ｗｒｉｔｅ命令アクティブで、
第２のデータが転送される。
ＣＰＵは以上の動作で第２のデータがデータレジスタ３
に格納されたタイミングを検出するステップを踏み、ク
ロツクインヒビット信号ＩＮＨをインアクティブとした
後、データレジスタ３、チェックピットレジスタ４内の
データをメモリ側トランシーバ５を介してメモリに格納
する。このタイミングは“、第３図■のＷｒｉｔｅ命令
の後のタイミングチャートに示される。
に格納されたタイミングを検出するステップを踏み、ク
ロツクインヒビット信号ＩＮＨをインアクティブとした
後、データレジスタ３、チェックピットレジスタ４内の
データをメモリ側トランシーバ５を介してメモリに格納
する。このタイミングは“、第３図■のＷｒｉｔｅ命令
の後のタイミングチャートに示される。
そこでＣＰＵは、格納されたタイミングを確認し、次に
これを読み出す。つまり、“格納されたデータ及びチェ
ックビットをＥＣＣロジック２へ送り、ＥＣＣロジック
２の出力よりＥＣＣ機能を検査−のステップとなる。こ
こで、メモリからはチェックビット・目１の００”に対
して、 １ビット誤りのデータ“１ΦＯののＯΦ（１’
がＥＣＣロジック２へ送られるから、ＥＣＣロジック２
は、先頭のピットが誤りであることを示すシンドローム
を作り出すはずである。また、このシンドロームに基づ
い０、エラーを訂正し、データを・Ｏ・ｅｏｅｅｅｅ”
としてデータレジスタ３へ出力する。従って、ＣＰＵは
、この訂正されたデータやシンドロームがデータの先頭
が誤りであることを示しているか調べて、検査する。
これを読み出す。つまり、“格納されたデータ及びチェ
ックビットをＥＣＣロジック２へ送り、ＥＣＣロジック
２の出力よりＥＣＣ機能を検査−のステップとなる。こ
こで、メモリからはチェックビット・目１の００”に対
して、 １ビット誤りのデータ“１ΦＯののＯΦ（１’
がＥＣＣロジック２へ送られるから、ＥＣＣロジック２
は、先頭のピットが誤りであることを示すシンドローム
を作り出すはずである。また、このシンドロームに基づ
い０、エラーを訂正し、データを・Ｏ・ｅｏｅｅｅｅ”
としてデータレジスタ３へ出力する。従って、ＣＰＵは
、この訂正されたデータやシンドロームがデータの先頭
が誤りであることを示しているか調べて、検査する。
以上でデータの先頭ビットについてＥＣＣ機能が正常に
働いているか否か検査できた訳である。
働いているか否か検査できた訳である。
そこでＣＰＵは同様にデータの第２番目のビ′ント、第
３番目のビット、・・・・・・第ｎ番目のビットについ
ても検査を行う。更に、ＥＣＣロジックが２ビット誤り
を的確に検出するかをも、検査する。このときには、第
１のデータについて２ビット反転したデータをデータレ
ジスタ３に格納し、２ビット反転される前のデータにつ
いてのチェックビットをチェックビットレジスタ４に格
納してこれらを基に、ＥＣＣ機能の検査が行なわれる。
３番目のビット、・・・・・・第ｎ番目のビットについ
ても検査を行う。更に、ＥＣＣロジックが２ビット誤り
を的確に検出するかをも、検査する。このときには、第
１のデータについて２ビット反転したデータをデータレ
ジスタ３に格納し、２ビット反転される前のデータにつ
いてのチェックビットをチェックビットレジスタ４に格
納してこれらを基に、ＥＣＣ機能の検査が行なわれる。
そして、ＣＰＵはシンドロームとＥＣＣが出力する誤り
検出データ （２ビット誤りを示すデータ）が適正に出
力されているかどうかを調べる。
検出データ （２ビット誤りを示すデータ）が適正に出
力されているかどうかを調べる。
このようにして、ＣＰＵはＥＣＣロジックの全ての機能
が正常であるか否かを検査できる。
が正常であるか否かを検査できる。
以上説明したように、本発明Ｉこよれば、メモリ内に固
定的に誤ったデータを格納しておく必要がない。該デー
タについても、ビットの反転をＣＰＵが行えば良いので
、従来のように誤りデータを考え出す必要もなく、かつ
データ固定などの手操作が不要となる。
定的に誤ったデータを格納しておく必要がない。該デー
タについても、ビットの反転をＣＰＵが行えば良いので
、従来のように誤りデータを考え出す必要もなく、かつ
データ固定などの手操作が不要となる。
第１図は本発明が適用されるメモリシステムのブロック
図、第２図は本発明を説明するためのフローチャート、
第３図は本発明を説明するためのタイミングチャートで
ある。 ２、・、ＥＣＣロジック ３・・・データレジスタ４
・・・チェックピットレジスタ
図、第２図は本発明を説明するためのフローチャート、
第３図は本発明を説明するためのタイミングチャートで
ある。 ２、・、ＥＣＣロジック ３・・・データレジスタ４
・・・チェックピットレジスタ
Claims (1)
- ＣＰＵと、データが格納されるメモリと、前記ＣＰＵ又
はメモリから与えられるデータについてエラー検出訂正
を行うＥＣＣロジックと、該ＥＣＣロジックと前記メモ
リとの間に接続されるデータレジスタと、前記ＥＣＣロ
ジックからチェックビットを入力し前記メモリへ出力す
るバッファの機能を有するチェックピットレジスタとを
有し、前記ｃＰＵは、ＥＣＣロジックに所定のデータを
与えて該所定のデータとこれに基づくチェックピットと
を夫々前記データレジスタとチェックピットレジスタへ
出力させた後チェックピットレジスタのクロックをイン
ヒビットして、前記データレジスタに前記所定のデータ
を１ビツト又は２ビツト反転させたデータを格納し、次
にこのデータと前記チェックビットをメモリに格納して
、更にＥＣＣロジックへ読み出し、このとき該ＥＣＣロ
ジックが出力するシンドロームとエラー釘止されたデー
タとエラー検出データとに基づきＥＩＣＣロジックの機
能を確認することを特徴とするＥＣＣ機能検査方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57055308A JPS58175193A (ja) | 1982-04-05 | 1982-04-05 | Ｅｃｃ機能検査方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57055308A JPS58175193A (ja) | 1982-04-05 | 1982-04-05 | Ｅｃｃ機能検査方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58175193A true JPS58175193A (ja) | 1983-10-14 |
Family
ID=12994935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57055308A Pending JPS58175193A (ja) | 1982-04-05 | 1982-04-05 | Ｅｃｃ機能検査方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58175193A (ja) |
-
1982
- 1982-04-05 JP JP57055308A patent/JPS58175193A/ja active Pending
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