JPS58178571A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58178571A JPS58178571A JP57061888A JP6188882A JPS58178571A JP S58178571 A JPS58178571 A JP S58178571A JP 57061888 A JP57061888 A JP 57061888A JP 6188882 A JP6188882 A JP 6188882A JP S58178571 A JPS58178571 A JP S58178571A
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- recess
- insulating film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Drying Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は高抵抗半導体基体上に低抵抗半導体層を有する
半導体装置、とくにリセス構造を有する超高周波用シ■
ットキーバリアゲート電界効果トランジスタ（ＭＥ８Ｆ
ＥＴ）の如き半導体装置の構造に関するものである。
半導体装置、とくにリセス構造を有する超高周波用シ■
ットキーバリアゲート電界効果トランジスタ（ＭＥ８Ｆ
ＥＴ）の如き半導体装置の構造に関するものである。
近年化合物半導体、特にＧａＡｓ、ＩｎＰ等は高い電子
易動度を持ち、高電界領域での電子速度最大飽和値が大
きいことから、高い遮断周波数のＦＥＴが実現できる材
料として注目されてきた。中でもＧ ａ Ａ ｓ Ｍ
Ｈ８Ｆ Ｅ Ｔは低雑音化、高利得化、高出力化の為の
開発、商品化、量産化が急速かつ広範に展開されている
。
易動度を持ち、高電界領域での電子速度最大飽和値が大
きいことから、高い遮断周波数のＦＥＴが実現できる材
料として注目されてきた。中でもＧ ａ Ａ ｓ Ｍ
Ｈ８Ｆ Ｅ Ｔは低雑音化、高利得化、高出力化の為の
開発、商品化、量産化が急速かつ広範に展開されている
。
低雑音化、高利得化の為、現在では第１図に示す様に高
抵抗半導体基体ｌ上の低抵抗半導体層２に設けたソース
およびドレイ／電極３．４の間のゲート形成部分の半導
体結晶に凹部６ｔ−設け、この凹ｓ６の底面の平坦部に
ゲート１を極５を持ついわゆるリセス構造のものが主流
となっている。
抵抗半導体基体ｌ上の低抵抗半導体層２に設けたソース
およびドレイ／電極３．４の間のゲート形成部分の半導
体結晶に凹部６ｔ−設け、この凹ｓ６の底面の平坦部に
ゲート１を極５を持ついわゆるリセス構造のものが主流
となっている。
低雑音化、高利得化を実現させる為の必要条件として、
（１） ゲート長を短くし、ゲート容量（Ｃｇａ、Ｃ
ｇｄ）を小さくすること。
ｇｄ）を小さくすること。
伐） ソース電極、ドレイ／電極からイントリンシック
Ｆ’ＥＴｆｉでの抵抗Ｒｓ、Ｒｐｔ−小さくする仁と。
Ｆ’ＥＴｆｉでの抵抗Ｒｓ、Ｒｐｔ−小さくする仁と。
（３）ゲート耐圧（ゲート−ソース、ゲート−ドレイ／
間逆方向プｖ−／ｌ’）ｙｌｌｌＥＥｌｌｊ［）、）’
Ｌ／（ン耐圧（ドレイン電極端での電流集中による降伏
電圧値）が充分高いこと。
間逆方向プｖ−／ｌ’）ｙｌｌｌＥＥｌｌｊ［）、）’
Ｌ／（ン耐圧（ドレイン電極端での電流集中による降伏
電圧値）が充分高いこと。
の３つを少なくと４考慮する必要があ）、前記（２）の
抵抗Ｒ１，ＲＤのうち電極による接触抵抗倉除く装置本
来の抵抗を減少させ、かつ（３）のドレインを極端での
電流集中を避ける為の構造として紀１図に示すリセス構
造がある。第１図で、前述（３１ＪＡのドフイ／耐圧を
充分高くするには、リセス閏さ１（ＩＤがある深さ以上
必要で１．又前述に）項の効果全充分発起させるにはリ
セス幅Ｒｗは小さい櫨良いことになる。しかし一方、リ
セス−深さが絨く、リセス幅の小さい構造では、ゲート
電極層での電界集中によるアバランシェ降伏が起シやす
く、従ってゲート耐圧は低くなる。つまシ、前述（２）
項の几８．几りの低減と前述（３）項のゲート耐圧向上
とは、第１図のリセス構造ｔ−取る限シにおいては相反
する事項となる。従って（２）、 （３１項を同時にで
一足させる最適り七ス幅ｔ−夾現させ、かつ（１）項の
ゲート長Ｌｇｔ小さくすることを可能とする構造が必要
となる０以上（１）、 （２）、 （３Ｊ項ｔ−満足さ
せる構造として、従来第２図１〜ｄに示すような製作プ
ロセスに基づいたホトレジストによるリフトオフ法が採
用されていた。第２図を用い、従来使われていたり７ト
オ７法によるプロセスと構造を説明する。
抵抗Ｒ１，ＲＤのうち電極による接触抵抗倉除く装置本
来の抵抗を減少させ、かつ（３）のドレインを極端での
電流集中を避ける為の構造として紀１図に示すリセス構
造がある。第１図で、前述（３１ＪＡのドフイ／耐圧を
充分高くするには、リセス閏さ１（ＩＤがある深さ以上
必要で１．又前述に）項の効果全充分発起させるにはリ
セス幅Ｒｗは小さい櫨良いことになる。しかし一方、リ
セス−深さが絨く、リセス幅の小さい構造では、ゲート
電極層での電界集中によるアバランシェ降伏が起シやす
く、従ってゲート耐圧は低くなる。つまシ、前述（２）
項の几８．几りの低減と前述（３）項のゲート耐圧向上
とは、第１図のリセス構造ｔ−取る限シにおいては相反
する事項となる。従って（２）、 （３１項を同時にで
一足させる最適り七ス幅ｔ−夾現させ、かつ（１）項の
ゲート長Ｌｇｔ小さくすることを可能とする構造が必要
となる０以上（１）、 （２）、 （３Ｊ項ｔ−満足さ
せる構造として、従来第２図１〜ｄに示すような製作プ
ロセスに基づいたホトレジストによるリフトオフ法が採
用されていた。第２図を用い、従来使われていたり７ト
オ７法によるプロセスと構造を説明する。
第２図１において半導体層１０上に５ｉ０２膜１１を成
長させ、ホトレジスト１２で所望のゲート長Ｌｇとなる
ようにパターニングをする。次にｂの如（，８４０，膜
１ｌｔ−サイドエツチングによ）−適リセス幅となるよ
うに孔あけを行なう０次に半導体層１０ｔ−エツチング
し、リセスの凹部１３ｔ”最適深さで形成し、第２図Ｃ
でホトレジストバター／ｌ−通してゲートメタル１４１
に被着する０次に第２図Ｃのホトレジストパターンるこ
と（リフトオフ法）により、第２図ｄに示す構造金得る
。しかし、ホトレジストによるリフトオフ法では下記に
示す２つの欠点を有している。
長させ、ホトレジスト１２で所望のゲート長Ｌｇとなる
ようにパターニングをする。次にｂの如（，８４０，膜
１ｌｔ−サイドエツチングによ）−適リセス幅となるよ
うに孔あけを行なう０次に半導体層１０ｔ−エツチング
し、リセスの凹部１３ｔ”最適深さで形成し、第２図Ｃ
でホトレジストバター／ｌ−通してゲートメタル１４１
に被着する０次に第２図Ｃのホトレジストパターンるこ
と（リフトオフ法）により、第２図ｄに示す構造金得る
。しかし、ホトレジストによるリフトオフ法では下記に
示す２つの欠点を有している。
Ｌ 第２図すで半導体層１０表面を清浄化することがむ
ずかしく、さらに第２図Ｃで真空中でメタル會被着する
際ホトレジストからのガス放出等で半導体層表面が汚染
され、良好なシ■ットキー接合が形成できない。
ずかしく、さらに第２図Ｃで真空中でメタル會被着する
際ホトレジストからのガス放出等で半導体層表面が汚染
され、良好なシ■ットキー接合が形成できない。
２ 第２図Ｃでゲートメタル被着中の温度上昇でホトレ
ジストパターンが広がってゲート長Ｌｇが設計中心よシ
長くなったヤ、ホトレジストが焼付いて、リフトオフで
きなかりたりする欠点があ勺、製作歩留シが悪い。
ジストパターンが広がってゲート長Ｌｇが設計中心よシ
長くなったヤ、ホトレジストが焼付いて、リフトオフで
きなかりたりする欠点があ勺、製作歩留シが悪い。
本発明の目的は、上記欠点を解決した半導体装置を提供
することにある。
することにある。
本発明によれば高抵抗半導体基体上に形成した低抵抗半
導体層の表面の凹部にシｌットキーバリア電極を形成し
てなる半導体装置において、前記低抵抗半導体層の上表
面に前記凹部の一方向長さを定める孔を有する第１層目
の絶縁膜と、シ曹ットキーパリア電極の一方向長さを定
める孔を有し、かつ前記第１層目の絶縁膜の上表面よυ
前記凹部に向けて突出させて形成された第２層目の絶縁
膜とを７．有することを特徴とする半導体装置が得られ
る。
導体層の表面の凹部にシｌットキーバリア電極を形成し
てなる半導体装置において、前記低抵抗半導体層の上表
面に前記凹部の一方向長さを定める孔を有する第１層目
の絶縁膜と、シ曹ットキーパリア電極の一方向長さを定
める孔を有し、かつ前記第１層目の絶縁膜の上表面よυ
前記凹部に向けて突出させて形成された第２層目の絶縁
膜とを７．有することを特徴とする半導体装置が得られ
る。
以下に本発明の一実施例による半導体装置の構造を得る
丸めの工程を第３図ａ −Ｈに示す。第３図昌において
半導体層３０上に第１１−目の絶縁膜３１をつけ、さら
にその上に第１層目の絶縁膜を化学エツチングできる液
でエツチングかで舞ない、もしくは第１層目の絶縁膜よ
り化学エツチング速度が遅い様なニップヤントをもつ種
類の絶縁膜を第２Ｎ１目の絶縁膜３２として形成し、ホ
トレジスト３３で所望のゲート長Ｌｇとなるようにバタ
ーニングをする。次に、該ホトレジスト３３をマスクと
して第２層目の絶縁膜をドライエクテングする（第３図
ｂ）。次に第２層目の絶縁膜３２をマスクとして第１層
目の絶縁膜３１をサイドエツチングし、所望の最適リセ
ス幅となるように第１ｉ目の絶縁膜３１に孔をあける（
第３図Ｃ）。次に半導体層３０をエツチングし、リセス
の凹部を最適深さで形成する（第３図ｄ）、その後止か
らゲートメタル３４ｔ−被着する（第３図ｅ）。次に第
３図ｆの如く、ホトレジスト３５によってゲート部分の
マスキングを行ない、不用なゲートメタルを除去するこ
とにより第３図ｇに示す断面形状を有する半導体装置が
得られる。
丸めの工程を第３図ａ −Ｈに示す。第３図昌において
半導体層３０上に第１１−目の絶縁膜３１をつけ、さら
にその上に第１層目の絶縁膜を化学エツチングできる液
でエツチングかで舞ない、もしくは第１層目の絶縁膜よ
り化学エツチング速度が遅い様なニップヤントをもつ種
類の絶縁膜を第２Ｎ１目の絶縁膜３２として形成し、ホ
トレジスト３３で所望のゲート長Ｌｇとなるようにバタ
ーニングをする。次に、該ホトレジスト３３をマスクと
して第２層目の絶縁膜をドライエクテングする（第３図
ｂ）。次に第２層目の絶縁膜３２をマスクとして第１層
目の絶縁膜３１をサイドエツチングし、所望の最適リセ
ス幅となるように第１ｉ目の絶縁膜３１に孔をあける（
第３図Ｃ）。次に半導体層３０をエツチングし、リセス
の凹部を最適深さで形成する（第３図ｄ）、その後止か
らゲートメタル３４ｔ−被着する（第３図ｅ）。次に第
３図ｆの如く、ホトレジスト３５によってゲート部分の
マスキングを行ない、不用なゲートメタルを除去するこ
とにより第３図ｇに示す断面形状を有する半導体装置が
得られる。
本実施例の半導体装置は、８３図ｄに示すように半導体
光面に凹部を形成段階で有機洗浄等により充分清浄化し
、又ゲートメタル被着前に＾空中で充分ベータアウトし
て表面汚染物質を焼き出した後、きれいな半導体結晶表
面にゲートメタルを被着する。この場合、熱に弱いフォ
トレジストがないため従来の欠点を除去でき、良好な’
／ｍットキー接合ゲートが形成できる。しかも第２層目
の絶縁膜３２の孔を通してゲートメタルを被層するので
被着時にゲート長Ｌｇが広がる心配は全くないという効
果を持つ。
光面に凹部を形成段階で有機洗浄等により充分清浄化し
、又ゲートメタル被着前に＾空中で充分ベータアウトし
て表面汚染物質を焼き出した後、きれいな半導体結晶表
面にゲートメタルを被着する。この場合、熱に弱いフォ
トレジストがないため従来の欠点を除去でき、良好な’
／ｍットキー接合ゲートが形成できる。しかも第２層目
の絶縁膜３２の孔を通してゲートメタルを被層するので
被着時にゲート長Ｌｇが広がる心配は全くないという効
果を持つ。
次に本発明の他の実施例を示す、第４図に本発明の他の
実施例のＧａＡｓＭＥＳＦＥＴ断面を示す。
実施例のＧａＡｓＭＥＳＦＥＴ断面を示す。
製作プロセスは第３図に従う。中絶縁性ＧａＡｓ基板４
１上にキャリア濃度〜１ＸＩＱ ｔ／Ｒ、厚さα６μ
のｎ型エピタキシャルＧａＡ＃ｄ４２’ｅＶＰＥ法で成
長させ、その上に第１層目絶縁膜としてＣＶＤ法により
８４０２４３ｔ３０００Ａ付け、久いで第２層目絶縁膜
としてプラズマＣＶＤ法によりシリコン窒化１！ｉ［４
４ｔ”４０００Ａ成長させる。その際Ｓ目）ｓ４３とＰ
ＣＶＤＳｉＮ４４のバンファードフ、酸（ＨＦ：ＮＨ，
Ｆ−１：６）によるエツチング速度比がｌＯ：１以上で
あるようなプラズマＣＶＤ条件の窒化膜４４を選んだ。
１上にキャリア濃度〜１ＸＩＱ ｔ／Ｒ、厚さα６μ
のｎ型エピタキシャルＧａＡ＃ｄ４２’ｅＶＰＥ法で成
長させ、その上に第１層目絶縁膜としてＣＶＤ法により
８４０２４３ｔ３０００Ａ付け、久いで第２層目絶縁膜
としてプラズマＣＶＤ法によりシリコン窒化１！ｉ［４
４ｔ”４０００Ａ成長させる。その際Ｓ目）ｓ４３とＰ
ＣＶＤＳｉＮ４４のバンファードフ、酸（ＨＦ：ＮＨ，
Ｆ−１：６）によるエツチング速度比がｌＯ：１以上で
あるようなプラズマＣＶＤ条件の窒化膜４４を選んだ。
次にＡＺ １３５０ホトレジストでＬｇ：；１μとなる
ように抜き線幅１μでパターン付けし、ドライエツチン
グでＰＣＶＤ８ｉＮ４４ｔ−エツチングし孔あけする。
ように抜き線幅１μでパターン付けし、ドライエツチン
グでＰＣＶＤ８ｉＮ４４ｔ−エツチングし孔あけする。
次いでホトレジストを取プ去り死後、バクファードフッ
酸（ＨＦ ： ＮＨ４Ｆ−１： ６）で８１０２をエツ
チングし、サイドニップによシＳｉｎｇ開ロ距離ｔ−２
，２μ程度とする０次にＧａＡｓ ｔ−エツチングして
・凹部を形成しリセス幅約２２μ、リセス深さ３５００
Ａ（２０００Ａ以上）のリセス形状を形成する。この時
、ＧａＡｓ 表面を洗浄およびベークアウトする０次
にプラズマ窒化膜４４の１μの孔を通してゲートメタル
としてＡ彫４５’に蒸着しゲート電極を形成する０次に
ゲート電極部分をホトレジストで覆い、ＰＣＶＤＳムＮ
４４上につい丸干用なＡ１を熱リン酸でエツチングして
取り去り、第４図の如き構造のＧａＡａＭＥ８Ｆ’ＥＴ
を形成した。後にソース、ドレイ／電極４６，４７
１−形成する。本構造によれば、第４図の上にさらに表
面保護膜としての絶縁膜１ｒＣＶＤ法で施しても、ゲー
ト電極の両側にはほとんど成長せず空ゲキができる為、
１絶縁膜とゲートメタル、ＧａＡｍの相互の熱膨張係数
の差異によるゲート電極への熱ストレスも最小限に押え
ることができた。本構造のＧａＡｓＭＥＳＦＥＴはゲー
トシｌットキー接合特性が良好で、ゲート耐圧が高く、
Ｒｓ、 ｆＬｏ、 ＣＧＩＩ、 ＣＯＤ の小さい高
信頼度、筒利得特性が得られ当初の目的を果した。
酸（ＨＦ ： ＮＨ４Ｆ−１： ６）で８１０２をエツ
チングし、サイドニップによシＳｉｎｇ開ロ距離ｔ−２
，２μ程度とする０次にＧａＡｓ ｔ−エツチングして
・凹部を形成しリセス幅約２２μ、リセス深さ３５００
Ａ（２０００Ａ以上）のリセス形状を形成する。この時
、ＧａＡｓ 表面を洗浄およびベークアウトする０次
にプラズマ窒化膜４４の１μの孔を通してゲートメタル
としてＡ彫４５’に蒸着しゲート電極を形成する０次に
ゲート電極部分をホトレジストで覆い、ＰＣＶＤＳムＮ
４４上につい丸干用なＡ１を熱リン酸でエツチングして
取り去り、第４図の如き構造のＧａＡａＭＥ８Ｆ’ＥＴ
を形成した。後にソース、ドレイ／電極４６，４７
１−形成する。本構造によれば、第４図の上にさらに表
面保護膜としての絶縁膜１ｒＣＶＤ法で施しても、ゲー
ト電極の両側にはほとんど成長せず空ゲキができる為、
１絶縁膜とゲートメタル、ＧａＡｍの相互の熱膨張係数
の差異によるゲート電極への熱ストレスも最小限に押え
ることができた。本構造のＧａＡｓＭＥＳＦＥＴはゲー
トシｌットキー接合特性が良好で、ゲート耐圧が高く、
Ｒｓ、 ｆＬｏ、 ＣＧＩＩ、 ＣＯＤ の小さい高
信頼度、筒利得特性が得られ当初の目的を果した。
以上本発明の具体的実施例として特定な方法、材料、素
子寸法で説明したが本技術思想から明らかなように本実
施例に限定されることなく適用されることはいうまでも
ない。
子寸法で説明したが本技術思想から明らかなように本実
施例に限定されることなく適用されることはいうまでも
ない。
第１図はリセス構造のＦ Ｅ ’ｌ’の断面模型図、第
２図１〜ｄは従来のＦＥＴの製造工程順の各断面図、第
３図１〜ｇは本発明の−ｊ１１！凡例によるＦＥＴの各
製造工程での断面図、第４図は本発明の他の実施例の断
面図である。 １．４１・・・・・・半導体基体％ ２．ｌＯ・ ３０
゜４２・・・・・・半導体Ｌ−，３，４６・・・・・・
ソース電極、４゜４７・・・・・・ドレイン電極、５．
４５・・・・・・ゲート電極、６．１３・・・・・・凹
部、１１，３１．４３・・・・・・８４０重ｇ％ ｌ
２． ３ ａ、 ３５−・−−−−フォトレジスト
、１４゜３４・・・・・・ゲートメタル、３２．４４・
・・・・−デツ化膜。 υ
ノｃ〜
（ｌ）（Ｃ）
（ダＪ（ｔ〕
２図１〜ｄは従来のＦＥＴの製造工程順の各断面図、第
３図１〜ｇは本発明の−ｊ１１！凡例によるＦＥＴの各
製造工程での断面図、第４図は本発明の他の実施例の断
面図である。 １．４１・・・・・・半導体基体％ ２．ｌＯ・ ３０
゜４２・・・・・・半導体Ｌ−，３，４６・・・・・・
ソース電極、４゜４７・・・・・・ドレイン電極、５．
４５・・・・・・ゲート電極、６．１３・・・・・・凹
部、１１，３１．４３・・・・・・８４０重ｇ％ ｌ
２． ３ ａ、 ３５−・−−−−フォトレジスト
、１４゜３４・・・・・・ゲートメタル、３２．４４・
・・・・−デツ化膜。 υ
ノｃ〜
（ｌ）（Ｃ）
（ダＪ（ｔ〕
Claims (1)
- リセス構造の半導体装置において、半導体層の表面に、
前記リセスの一方向の長さを定める孔を有する第１層目
の絶縁膜と、リセス内に形成される電極の一方向の長さ
を定める孔および前記第１ノー目の絶縁膜よシ前記リセ
ス側に突出した部分を有する第２層目の絶縁膜とを有す
ることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061888A JPS58178571A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57061888A JPS58178571A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58178571A true JPS58178571A (ja) | 1983-10-19 |
Family
ID=13184129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57061888A Pending JPS58178571A (ja) | 1982-04-14 | 1982-04-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58178571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177781A (ja) * | 1985-02-02 | 1986-08-09 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPH03177028A (ja) * | 1989-12-06 | 1991-08-01 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730376A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of schottky barrier fet |
| JPS58115868A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
-
1982
- 1982-04-14 JP JP57061888A patent/JPS58178571A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5730376A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Manufacture of schottky barrier fet |
| JPS58115868A (ja) * | 1981-12-28 | 1983-07-09 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61177781A (ja) * | 1985-02-02 | 1986-08-09 | Sony Corp | 電界効果トランジスタの製造方法 |
| JPH03177028A (ja) * | 1989-12-06 | 1991-08-01 | Nippon Mining Co Ltd | 半導体装置の製造方法 |
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