JPH05851B2 - - Google Patents
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- JPH05851B2 JPH05851B2 JP57068192A JP6819282A JPH05851B2 JP H05851 B2 JPH05851 B2 JP H05851B2 JP 57068192 A JP57068192 A JP 57068192A JP 6819282 A JP6819282 A JP 6819282A JP H05851 B2 JPH05851 B2 JP H05851B2
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- JP
- Japan
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- film
- oxide film
- gate
- gate electrode
- insulating film
- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置の製造方法、特にMIS型半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
(b) 技術の背景
近時MOS半導体ICに於ては、その動作速度を
向上せしめるためにチヤネル長が極めて短くな
り、且つその集積度を向上せしめるためにトラン
ジスタ領域の面積も極度に微小化されて来てい
る。
向上せしめるためにチヤネル長が極めて短くな
り、且つその集積度を向上せしめるためにトラン
ジスタ領域の面積も極度に微小化されて来てい
る。
(c) 従来技術と問題点
従来のMOSトランジスタは通常第１図に示す
ような構造を有してなつていた。同図に於て、１
はｐ型シリコン（Si）基板、２はフイールド絶縁
膜、３はゲート酸化膜、４はN+型Siゲート電極、
５はN+型ソース領域、６はN+型ドレイン領域、
７はりん珪酸ガラス（PSG）膜、８は電極窓、
９はソース引出し電極、１０はドレイン引出し電
極、１１はチヤネル領域、Ｌはチヤネル長、Xj
はソース・ドレイン領域の接合深さを示す。
ような構造を有してなつていた。同図に於て、１
はｐ型シリコン（Si）基板、２はフイールド絶縁
膜、３はゲート酸化膜、４はN+型Siゲート電極、
５はN+型ソース領域、６はN+型ドレイン領域、
７はりん珪酸ガラス（PSG）膜、８は電極窓、
９はソース引出し電極、１０はドレイン引出し電
極、１１はチヤネル領域、Ｌはチヤネル長、Xj
はソース・ドレイン領域の接合深さを示す。
このような従来構造に於ては、ソース・ドレイ
ン領域５，６がチヤネル領域１１の側面に配設さ
れ、且つその深さXjも比較的深く（＞0.3〔μm〕）
形成される。そのためチヤネル長Ｌが１〔μm〕以
下になると一般に知られる短チヤネル効果によつ
て、MOSトランジスタの閾値電圧Vthが急な下
降カーブを画く。従つてゲート電極４及びソー
ス・ドレイン領域５，６の形成寸法誤差によるチ
ヤネル長の僅かな変化がVthを変動せしめるの
で、該従来構造で均一な特性を有する高速MOS
トランジスタを形成することは極めて困難であつ
た。
ン領域５，６がチヤネル領域１１の側面に配設さ
れ、且つその深さXjも比較的深く（＞0.3〔μm〕）
形成される。そのためチヤネル長Ｌが１〔μm〕以
下になると一般に知られる短チヤネル効果によつ
て、MOSトランジスタの閾値電圧Vthが急な下
降カーブを画く。従つてゲート電極４及びソー
ス・ドレイン領域５，６の形成寸法誤差によるチ
ヤネル長の僅かな変化がVthを変動せしめるの
で、該従来構造で均一な特性を有する高速MOS
トランジスタを形成することは極めて困難であつ
た。
上記チヤネル効果はXjを浅くすることにより
改善されるが、従来構造に於てXjを上記値より
浅くした場合ソース・ドレイン領域５，６のシー
ト抵抗が高くなり、この面で素子特性が損なわれ
る。
改善されるが、従来構造に於てXjを上記値より
浅くした場合ソース・ドレイン領域５，６のシー
ト抵抗が高くなり、この面で素子特性が損なわれ
る。
又上記従来構造に於ては、ソース・ドレイン領
域５，６上の絶縁膜例えばPSG膜７に電極窓８
を形成し、該電極窓８を介してアルミニウム（Ａ
）等からなるソース引出し電極９及びドレイン
引出し電極１０が形成される。そのため電極窓８
形成の際の位置合わせ誤差及びサイド・エツチン
グ等を考慮して、ゲート電極４と前記電極窓８の
間隔は通常３〔μm〕程度以上もうける必要があ
る。従つて素子領域の面積が拡大し、素子の高集
積化が妨げられるという問題もあつた。
域５，６上の絶縁膜例えばPSG膜７に電極窓８
を形成し、該電極窓８を介してアルミニウム（Ａ
）等からなるソース引出し電極９及びドレイン
引出し電極１０が形成される。そのため電極窓８
形成の際の位置合わせ誤差及びサイド・エツチン
グ等を考慮して、ゲート電極４と前記電極窓８の
間隔は通常３〔μm〕程度以上もうける必要があ
る。従つて素子領域の面積が拡大し、素子の高集
積化が妨げられるという問題もあつた。
(d) 発明の目的
本発明の目的は、接合深さが殆んど０のソー
ス・ドレイン領域を有するMOSトランジスタ及
びその製造方法を提供し、上記問題点を除去する
ことにある。
ス・ドレイン領域を有するMOSトランジスタ及
びその製造方法を提供し、上記問題点を除去する
ことにある。
(e) 発明の構成
即ち本発明は、第１導電型半導体基体上にゲー
ト絶縁膜を形成する工程と、酸化性材料からな
り、該ゲート絶縁膜上のゲート電極形成予定領域
に形成され、その側面がほぼ垂直となる形状を有
し、且つその上部に耐酸化膜を有する仮設パター
ンを形成する工程と、該仮設パターンの側面を該
耐酸化膜をマスクにして酸化し該仮設パターンの
側面に側壁酸化膜を形成する工程と、該耐酸化膜
及び該基体上に表出しているゲート絶縁膜を除去
する工程と、該側壁酸化膜を残して該仮設パター
ンを除去する工程と、該基体上の、該側壁酸化膜
とゲート酸化膜で囲まれるゲート電極形成領域、
及び該ゲート電極形成領域の両側のソース・ドレ
イン形成領域に第２導電型半導体層を形成するこ
とにより、ゲート電極及び、該ゲート電極と該側
壁酸化膜によつて電気的に分離されたソース・ド
レイン領域を形成する工程とを有することを特徴
とする半導体装置の製造方法に関するものであ
る。
ト絶縁膜を形成する工程と、酸化性材料からな
り、該ゲート絶縁膜上のゲート電極形成予定領域
に形成され、その側面がほぼ垂直となる形状を有
し、且つその上部に耐酸化膜を有する仮設パター
ンを形成する工程と、該仮設パターンの側面を該
耐酸化膜をマスクにして酸化し該仮設パターンの
側面に側壁酸化膜を形成する工程と、該耐酸化膜
及び該基体上に表出しているゲート絶縁膜を除去
する工程と、該側壁酸化膜を残して該仮設パター
ンを除去する工程と、該基体上の、該側壁酸化膜
とゲート酸化膜で囲まれるゲート電極形成領域、
及び該ゲート電極形成領域の両側のソース・ドレ
イン形成領域に第２導電型半導体層を形成するこ
とにより、ゲート電極及び、該ゲート電極と該側
壁酸化膜によつて電気的に分離されたソース・ド
レイン領域を形成する工程とを有することを特徴
とする半導体装置の製造方法に関するものであ
る。
(f) 発明の実施例
以下本発明を実施例について、第２図に示す一
実施例の断面構造図、及び第３図イ乃至チに示す
工程断面図と第４図に示すその変形例を用いて詳
細に説明する。
実施例の断面構造図、及び第３図イ乃至チに示す
工程断面図と第４図に示すその変形例を用いて詳
細に説明する。
本発明の方法により形成されるMOS型半導体
は、例えば第２図に示すような構造を有してい
る。
は、例えば第２図に示すような構造を有してい
る。
同図に於て、２１はｐ型シリコン（Si）基板、
２２はフイールド酸化膜、２３はゲート酸化膜、
２６は酸化アルミニウム（Al2O3）膜、２８は
N+型Siソース領域、２９はN+型Siドレイン領
域、３０はN+型Siゲート電極、３１はりん珪酸
ガラス（PSG）絶縁膜、３３はソース配線、３
４はドレイン配線を示す。
２２はフイールド酸化膜、２３はゲート酸化膜、
２６は酸化アルミニウム（Al2O3）膜、２８は
N+型Siソース領域、２９はN+型Siドレイン領
域、３０はN+型Siゲート電極、３１はりん珪酸
ガラス（PSG）絶縁膜、３３はソース配線、３
４はドレイン配線を示す。
上記構造を有するMOS型半導体装置を形成す
るに際し本発明の方法においては、例えば第３図
イに示すようにｐ型シリコンSi基板２１上に通常
の選択酸化法（LOCOS）によつて素子形成領域
面を表出するフイールド酸化膜２２を形成し、次
いで熱酸化によりSi基板２１の素子形成領域面に
500〔Å〕程度の通常厚さのゲート酸化膜２３を形
成する。次いで蒸着法等により該主面上に、酸化
性を有する材料例えば5000〔Å〕程度の厚さのア
ルミニウム（Al〕層を形成し、次いで通常の化
学気相成長（CVD）法により該Al層上に厚さ
1000〔Å〕程度の耐酸化膜例えば窒化シリコン
（Si3N4）膜を形成する。次いで通常のリアクテ
イブ・イオンエツチング法によりSi3N4膜及びAl
層を順次所定の幅にパターンニングして、上部に
Si3N4耐酸化膜２４を有するAl仮設パターン２５
を形成する。
るに際し本発明の方法においては、例えば第３図
イに示すようにｐ型シリコンSi基板２１上に通常
の選択酸化法（LOCOS）によつて素子形成領域
面を表出するフイールド酸化膜２２を形成し、次
いで熱酸化によりSi基板２１の素子形成領域面に
500〔Å〕程度の通常厚さのゲート酸化膜２３を形
成する。次いで蒸着法等により該主面上に、酸化
性を有する材料例えば5000〔Å〕程度の厚さのア
ルミニウム（Al〕層を形成し、次いで通常の化
学気相成長（CVD）法により該Al層上に厚さ
1000〔Å〕程度の耐酸化膜例えば窒化シリコン
（Si3N4）膜を形成する。次いで通常のリアクテ
イブ・イオンエツチング法によりSi3N4膜及びAl
層を順次所定の幅にパターンニングして、上部に
Si3N4耐酸化膜２４を有するAl仮設パターン２５
を形成する。
次いでSi3N4耐酸化膜２４をマスクにしてAl仮
設パターン２５の側面を、通常用いられる温水酸
化、プラズマ酸化、陽極酸化等所望の方法により
選択的に酸化して、第３図ロに示すようにAl仮
設パターン２５の側面に例えば3000〜5000〔Å〕
程度の厚さの酸化アルミニウム（Al2O3）膜２６
を形成する。なお前記Al2O3膜２６を含んだ仮設
パターンの幅が、素子完成時のゲート長になる。
従つて前工程に於てパターンニングする際Al仮
設パターン２５の幅は、前記酸化による増加を見
込んでその分だけゲート長より狭くパターンニン
グして置かねばならない。
設パターン２５の側面を、通常用いられる温水酸
化、プラズマ酸化、陽極酸化等所望の方法により
選択的に酸化して、第３図ロに示すようにAl仮
設パターン２５の側面に例えば3000〜5000〔Å〕
程度の厚さの酸化アルミニウム（Al2O3）膜２６
を形成する。なお前記Al2O3膜２６を含んだ仮設
パターンの幅が、素子完成時のゲート長になる。
従つて前工程に於てパターンニングする際Al仮
設パターン２５の幅は、前記酸化による増加を見
込んでその分だけゲート長より狭くパターンニン
グして置かねばならない。
次いで熱りん酸（H3PO4）でSi3N4耐酸化膜２
４を、ふつ化アンモン（NH4Ｆ）＋ふつ酸（HF）
系の液により仮設パターンの側方に表出している
ゲート酸化膜２３を選択的にエツチング除去し
て、第３図ハに示すように、Al仮設パターン２
５の上面及び仮設パターン側方のｐ型Si基板２１
を表出させる。なお上記Si3N4耐酸化膜２４及び
ゲート酸化膜２３の除去はドライ・エツチング法
で行つても良い。又順序はいずれが先でもさしつ
かえない。
４を、ふつ化アンモン（NH4Ｆ）＋ふつ酸（HF）
系の液により仮設パターンの側方に表出している
ゲート酸化膜２３を選択的にエツチング除去し
て、第３図ハに示すように、Al仮設パターン２
５の上面及び仮設パターン側方のｐ型Si基板２１
を表出させる。なお上記Si3N4耐酸化膜２４及び
ゲート酸化膜２３の除去はドライ・エツチング法
で行つても良い。又順序はいずれが先でもさしつ
かえない。
次いで水酸化カリウム（KOH）液、塩酸
（NCl）、りん酸（H3PO4）等からなる通常のアル
ミニウムのエツチング液を用いAl仮設パターン
２５を溶解除去して、第２図ニに示すように5000
〔Å〕程度の高さを有し、厚さ3000〜5000〔Å〕程
度の壁状のAl2O3膜２６を縁部上に有するゲート
酸化膜２３を形成する。
（NCl）、りん酸（H3PO4）等からなる通常のアル
ミニウムのエツチング液を用いAl仮設パターン
２５を溶解除去して、第２図ニに示すように5000
〔Å〕程度の高さを有し、厚さ3000〜5000〔Å〕程
度の壁状のAl2O3膜２６を縁部上に有するゲート
酸化膜２３を形成する。
次いで10〔Torr〕程度に減圧したモノシラン
（SiH4）中で1000〔℃〕程度の温度で行う通常の
高温気相成長法により、第３図ホに示すように、
該主面上に前記壁状Al2O3膜２６の上部のみが表
出される厚さ例えば5000〔Å〕程度のノンドープ
Si層２７′を形成する。なおこの気相成長に於て
幅の極めて狭い壁状Al2O3膜２６の上面にはSi層
２７は堆積されず、Al2O3膜２６の間に挟まれた
ゲート酸化膜２３上、ゲート酸化膜２３側方に表
出するｐ型Si基板２１上及びフイールド酸化膜２
２上に堆積する。
（SiH4）中で1000〔℃〕程度の温度で行う通常の
高温気相成長法により、第３図ホに示すように、
該主面上に前記壁状Al2O3膜２６の上部のみが表
出される厚さ例えば5000〔Å〕程度のノンドープ
Si層２７′を形成する。なおこの気相成長に於て
幅の極めて狭い壁状Al2O3膜２６の上面にはSi層
２７は堆積されず、Al2O3膜２６の間に挟まれた
ゲート酸化膜２３上、ゲート酸化膜２３側方に表
出するｐ型Si基板２１上及びフイールド酸化膜２
２上に堆積する。
次いで第３図ヘに示すように、前記Si層に例え
ば150〔KeV〕・４×1015〔atm／cm3〕・30〔分〕程度
の注入条件でひ素イオン（As+）を高濃度に注入
した後、1050〔℃〕程度のアニール処理を施して
前記Si層を、1021〔atm／cm3〕程度の高As濃度を
有し、高電気伝導率を有するN+型Si層２７とす
る。なお上記アニール処理はこの時点で行わず、
後工程に於てりん珪酸ガラス（PSG）膜に形成
したコンタクト窓の側面をリフローする際に同時
に行われるのが一般的であるが、説明の都合上本
実施例に於ては上記時点でアニール処理を行つて
いる。又上記N+型Si層２７は酸化膜上で公知の
ように多結晶層となるが、特に単結晶化する必要
はない。
ば150〔KeV〕・４×1015〔atm／cm3〕・30〔分〕程度
の注入条件でひ素イオン（As+）を高濃度に注入
した後、1050〔℃〕程度のアニール処理を施して
前記Si層を、1021〔atm／cm3〕程度の高As濃度を
有し、高電気伝導率を有するN+型Si層２７とす
る。なお上記アニール処理はこの時点で行わず、
後工程に於てりん珪酸ガラス（PSG）膜に形成
したコンタクト窓の側面をリフローする際に同時
に行われるのが一般的であるが、説明の都合上本
実施例に於ては上記時点でアニール処理を行つて
いる。又上記N+型Si層２７は酸化膜上で公知の
ように多結晶層となるが、特に単結晶化する必要
はない。
次いで第３図トに示すように、通常のフオト・
エツチング方法により前記N+型Si層２７のパタ
ーンニングを行つて、N+型Siソース領域２８及
びN+型Siドレイン領域２９を形成する。なおゲ
ート酸化膜２３上に前記ソース領域２８及びドレ
イン領域２９と壁状のAl2O3膜２６によつて隔離
されて堆積されているN+型Si層はN+型Siゲート
電極３０となる。
エツチング方法により前記N+型Si層２７のパタ
ーンニングを行つて、N+型Siソース領域２８及
びN+型Siドレイン領域２９を形成する。なおゲ
ート酸化膜２３上に前記ソース領域２８及びドレ
イン領域２９と壁状のAl2O3膜２６によつて隔離
されて堆積されているN+型Si層はN+型Siゲート
電極３０となる。
以下通常の方法に従つて第３図チに示すよう
に、該主面上にPSG絶縁膜３１を形成し、該
PSG絶縁膜３１にコンタクト窓３２を形成し、
該コンタクト窓３２側面のリフロー処理を行つた
後、Al等からなるソース配線３３及びドレイン
配線３４等を形成する。そして図示しないが該主
面上にカバー絶縁膜の形成等がなされて、本発明
の方法によるMOS型半導体装置が提供される。
に、該主面上にPSG絶縁膜３１を形成し、該
PSG絶縁膜３１にコンタクト窓３２を形成し、
該コンタクト窓３２側面のリフロー処理を行つた
後、Al等からなるソース配線３３及びドレイン
配線３４等を形成する。そして図示しないが該主
面上にカバー絶縁膜の形成等がなされて、本発明
の方法によるMOS型半導体装置が提供される。
第４図はN+型Siソース領域２８及びN+型Siド
レイン領域３４をフイールド酸化膜２２上に長く
引き出し、これを引出し電極配線に利用する構造
を示したもので、図中の各記号は第３図チと同一
領域を表わしている。
レイン領域３４をフイールド酸化膜２２上に長く
引き出し、これを引出し電極配線に利用する構造
を示したもので、図中の各記号は第３図チと同一
領域を表わしている。
(g) 発明の効果
上記実施例に示した本発明の方法により形成さ
れたMOS型半導体装置に於ては、ソース及びド
レイン領域が半導体基体上にゲートと並設される
ので、短チヤネル効果に利くソース・ドレイン領
域の接合深さが０になる。
れたMOS型半導体装置に於ては、ソース及びド
レイン領域が半導体基体上にゲートと並設される
ので、短チヤネル効果に利くソース・ドレイン領
域の接合深さが０になる。
従つて本発明によれば、チヤネル長が〔μm〕
以下の高速MOSトランジスタに於ても、閾値電
圧Vthが低下することがない。
以下の高速MOSトランジスタに於ても、閾値電
圧Vthが低下することがない。
又本発明によれば、ゲートと電極機能を兼ね備
えたソース・ドレイン領域とが薄い絶縁膜を介し
てセルフアラインされるので、素子面積を縮小す
ることができる。
えたソース・ドレイン領域とが薄い絶縁膜を介し
てセルフアラインされるので、素子面積を縮小す
ることができる。
以上の説明から明らかなように、本発明は
MOSICの高速・高集積化に有効である。
MOSICの高速・高集積化に有効である。
なお前記実施例の方法に於て、ゲート電極に対
応する仮設パターンは、アルミニウム等の金属材
料に限らず、シリコン等の半導体材料が形成する
こともできる。
応する仮設パターンは、アルミニウム等の金属材
料に限らず、シリコン等の半導体材料が形成する
こともできる。
第１図は従来のMOSトランジスタの断面図、
第２図は本発明の方法により形成されるMOS型
半導体装置に於ける一実施例の断面図で、第３図
イ乃至チは本発明の方法に於ける一実施例の工程
断面図、第４図はその変形例である。 図に於いて、２１はｐ型シリコン基板、２２は
フイールド酸化膜、２３はゲート酸化膜、２４は
窒化シリコン耐酸化膜、２５はアルミニウム仮設
パターン、２６は酸化アルミニウム膜、２７′は
N+型シリコン層、２７はN+型シリコン層、２８
はN+型シリコン・ソース領域、２９はN+型シリ
コン・ドレイン領域、３０はN+型シリコン・ゲ
ート電極、３１はりん珪酸ガラス絶縁膜、３２は
コンタクト窓、３３はソース配線、３４はドレイ
ン配線を示す。
第２図は本発明の方法により形成されるMOS型
半導体装置に於ける一実施例の断面図で、第３図
イ乃至チは本発明の方法に於ける一実施例の工程
断面図、第４図はその変形例である。 図に於いて、２１はｐ型シリコン基板、２２は
フイールド酸化膜、２３はゲート酸化膜、２４は
窒化シリコン耐酸化膜、２５はアルミニウム仮設
パターン、２６は酸化アルミニウム膜、２７′は
N+型シリコン層、２７はN+型シリコン層、２８
はN+型シリコン・ソース領域、２９はN+型シリ
コン・ドレイン領域、３０はN+型シリコン・ゲ
ート電極、３１はりん珪酸ガラス絶縁膜、３２は
コンタクト窓、３３はソース配線、３４はドレイ
ン配線を示す。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型半導体基体上にゲート絶縁膜を形
成する工程と、 酸化性材料からなり、該ゲート絶縁膜上のゲー
ト電極形成予定領域に形成され、その側面がほぼ
垂直となる形状を有し、且つその上部に耐酸化膜
を有する仮設パターンを形成する工程と、 該仮設パターンの側面を該耐酸化膜をマスクに
して酸化し該仮設パターンの側面に側壁酸化膜を
形成する工程と、 該耐酸化膜及び該基体上に表出しているゲート
絶縁膜を除去する工程と、 該側壁酸化膜を残して該仮設パターンを除去す
る工程と、 該基体上の、該側壁酸化膜とゲート酸化膜で囲
まれるゲート電極形成領域、及び該ゲート電極形
成領域の両側のソース・ドレイン形成領域に第２
導電型半導体層を形成することにより、ゲート電
極及び、該ゲート電極と該側壁酸化膜によつて電
気的に分離されたソース・ドレイン領域を形成す
る工程とを有することを特徴とする半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068192A JPS58184765A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57068192A JPS58184765A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184765A JPS58184765A (ja) | 1983-10-28 |
| JPH05851B2 true JPH05851B2 (ja) | 1993-01-06 |
Family
ID=13366669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57068192A Granted JPS58184765A (ja) | 1982-04-23 | 1982-04-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58184765A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61196577A (ja) * | 1985-02-26 | 1986-08-30 | Nec Corp | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS547883A (en) * | 1977-06-20 | 1979-01-20 | Nec Corp | Semiconductor device and its manufacture |
| US4359816A (en) * | 1980-07-08 | 1982-11-23 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits |
| JPS58130569A (ja) * | 1982-01-28 | 1983-08-04 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58162064A (ja) * | 1982-03-23 | 1983-09-26 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1982
- 1982-04-23 JP JP57068192A patent/JPS58184765A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58184765A (ja) | 1983-10-28 |
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