JPS5818643B2 - 電源制御方式 - Google Patents

電源制御方式

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JPS5818643B2
JPS5818643B2 JP55024065A JP2406580A JPS5818643B2 JP S5818643 B2 JPS5818643 B2 JP S5818643B2 JP 55024065 A JP55024065 A JP 55024065A JP 2406580 A JP2406580 A JP 2406580A JP S5818643 B2 JPS5818643 B2 JP S5818643B2
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JP
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power
signal
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storage device
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JP55024065A
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JPS56123023A (en
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菊田茂男
原利孝
児山一裕
大野喜代治
内海和彦
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Hitachi Ltd
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Hitachi Ltd
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    • G06COMPUTING OR CALCULATING; COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • G06F1/32Means for saving power

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  • Engineering & Computer Science (AREA)
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  • General Physics & Mathematics (AREA)
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  • Power Sources (AREA)

Description

【発明の詳細な説明】 本発明は、処理装置に接続された外部記憶装置の電源の
投入遮断を自動的に行なう電源制御方式に関する。
更に詳細には、本発明は媒体の着脱が可能な外部記憶装
置に対する電源制御方式に関する。
従来、フロッピーディスクや磁気ディスク等の回転媒体
を用いる外部記憶装置は常時通電状態に保たれており、
不使用時に電源を切るというような制御は行なわれてい
なかった。
したがって、外部記憶装置に通常内蔵されている冷却用
ファンモータによる騒音が常に発生しており、また電力
消費の無駄もあった。
また回転媒体も不必要に摩耗してしまうという問題もあ
った。
一方、処理装置にロードするためのプログラムやデータ
を記憶する外部記憶装置では、プログラムやデータのロ
ードが終了すれば、その後は処理装置との情報転送はあ
まり行なわれず、殆んど遊んでいる状態になる。
本発明はかかる点に着目し、外部記憶装置の使用時のみ
電源を投入し、不使用時は電源を遮断する電源制御方式
を提供しようとするものである。
尚、冷却用ファンモータだけを停止させると、騒音は断
たれるが外部記憶装置の過熱の危険があるので、装置自
体の電源を遮断する必要がある。
また本発明の他の目的は、外部記憶装置の電源の投入時
に媒体が未挿入の場合、電源を投入状態に保ち、媒体の
挿入を容易にした電源制御方式を提供することOこある
以下、本発明を一実施例に基づいて詳細に説明する。
第1図は本発明の一実施例を示す1177図である。
1は処理装置、2は外部記憶装置であり、両者はデータ
信号線11と制御信号線12によって相互に接続されて
いる。
外部記憶装置2の電源を制御するための電源制御装置は
、リレー制御回路3、リレースイッチ4、電源投入検出
回路5、オアゲート6から構成される。
リレースイッチ4は外部記憶装置2の電源ライン15,
16に直列に挿入されており、リレー制御回路3によっ
てオン、オフさせられる。
リレー制御回路3は、信号線13を通じて処理装置1か
ら電源投入信号を受けるとリレースイッチ4をオンさせ
、信号線14を通じて処理装置1から電源遮断信号を受
けるとリレースイッチ4をオフさせる。
尚、リレースイッチ4は、コアを有するスイッチ以外の
トランジスタやサイリスク等を用いた半導体スイッチで
もよく、要は電源をオン、オフできるスイッチ回路を形
成するものであればどのようなものでもよい。
電源投入検出回路5は、処理装置1の電源装置19が投
入さへ処理装置1内の直流電圧信号線7の電圧が所定値
まで立上った場合に信号線8に信号を出力する。
オア回路6は、信号線8の信号と、信号線10に与えら
れる処理装置1に対するリセット入力信号との論理和を
とり、信号線9に出力する。
尚、信号線9を信号線13と直接接続することも可能で
ある。
前記の処理装置用電源装置19は、電源ライン17によ
って外部電源に接続され、電源ライン18に直流電圧を
出力する。
第2図は、本実施例の動作を説明するためのタイムチャ
ートである。
処理装置1の電源が投入されると、直流電圧信号線1の
電圧(第2図の波形20)がタイミング30で立上る。
これにより、電源投入検出回路5は信号線8ζこパルス
信号21を出力する。
したがって信号線9にパルス信号23が出る。
処理装置1は、信号線9上のパルス信号23を信号線1
3上に電源投入信号として送出する。
この電源投入信号を受けてリレー制御回路3がリレー駆
動信号24をタイミング31で立上がらせ、リレースイ
ッチ4をオンさせる。
リレースイッチ4のオンにより外部記憶装置2の電源が
投入され、外部記憶装置が動作可能となる。
外部記憶装置2に媒体が挿入されている場合、タイミン
グ31から起動イニシャライズに必要な時間後のタイミ
ング32で制御信号線12上の制御信号25が立上る。
処理装置1は制御信号25の立上りを検出すると、内部
の信号26を立上げ、データ転送を実行する。
すなわち、データ信号線11を介して、データ、アドレ
ス、コマンド、ステータス信号を処理装置1と外部記憶
装置2との間で送受する。
本実施例では、主にプログラムやデータを処理装置1に
ロードする場合を想定している。
外部記憶装置2のアクセスの実行を終了すると、処理装
置1は信号線14にタイミング34でパルス信号(電源
遮断信号)27を送出し同時に信号26をリセットする
これによりリレー制御回路3はリレー駆動信号24を立
下げ、リレースイッチ4をオフさせ、かくして外部記憶
装置2の電源供給が断たれる。
一方、外部記憶装置2に電源投入時に媒体が挿入されて
いない場合は、制御信号25はタイミング32で立上が
らない(第2図の点線参照)。
処理装置1は、制御信号25が所定タイミングで立上が
らないので、外部記憶装置2に媒体が未挿入と判断し、
アクセスの実行を保留し、制御信号25の立上力を待つ
つまり、処理装置1は外部記憶装置2を電源投入状態に
しそれが動作可能となるまで(所定の時間)待機する。
媒体が挿入されると、その時点(第2図のタイミング4
1)から起動イニシャライズ時間後のタイミング42で
制御信号42が立上がる。
そうすると、処理装置1は前述したように外部記憶装置
2に対するアクセスを実行し、終了すると電源投入信号
34を出して外部記憶装置2の電源を遮断させる。
以上に述べた動作は、処理装置1に対するリセラド入力
信号22が信号線10に入った場合も同様である。
前記の電源投入検出回路5は処理装置1の直流電圧信号
線7によって処理装置の電源投入を検出しているが、電
源装置19の直流電圧ラインによって直接検出してもよ
い。
また、前記実施例では、処理装置1の電源投入時にロー
ドするプログラムやデータを格納している外部記憶装置
を想定しているので、処理装置1の電源投入時に外部記
憶装置に対する電源投入を指令(電源投入信号で)する
ようにしている。
しかし一般的には、外部記憶装置に対するアクセス要求
が発生した時に電源を投入するようにしてよい。
本発明は以上に述べた如くであり、使用時にのみ外部記
憶装置に電源を供給できるので、不使用時における冷却
ファンモータの騒音や電力の無駄媒体の摩耗を防止でき
ることは勿論、外部記憶装置に通電時に媒体が未挿入の
場合、通電状態を継続するので媒体の挿入が容易になる
等の効果が得られる。
【図面の簡単な説明】
第1図は本発明の一実施例を示す7177図、第2図は
同上実施例の動作説明用のタイムチャートである。 1・・・・・・処理装置、2・・・・・・外部記憶装置
、3・・・・・・リレー制御回路、4・・・・・・リレ
ースイッチ、5・・・・・・電源投入検出回路、6・・
・・・・オアゲート。

Claims (1)

  1. 【特許請求の範囲】 1 媒体を着脱可能な外部記憶装置と、該外部記憶装置
    をアクセスする処理装置と、該外部記憶装置の電源回路
    を制御する電源制御装置とを備え、該電源制御装置は、
    該外部記憶装置の電源回路に挿入されたスイッチ回路と
    、該処理装置から該外部記憶装置に対するアクセスの要
    求が発生した時に電源投入信号を発生する回路と、該電
    源投入信号を受けると該スイッチ回路をオンさせ、該処
    理装置からの電源遮断信号を受けると該スイッチ回路を
    オフさせる制御回路とを具備し、該処理装置は、該スイ
    ッチ回路のオン後に該外部記憶装置から得る制御信号に
    より媒体の挿着の有無を判断し、媒体が挿着しているこ
    とを条件にアクセスを実行し、その終了後に該電源遮断
    信号を出力し、媒体が未挿着の場合は挿着されるまでア
    クセスの実行を待つとともにアクセス終了まで該電源遮
    断信号を出力しないことを特徴とする電源制御方式。 2 前記の電源投入信号を発生する回路が、前記処理装
    置の電源電圧の立上りを検出した時に前記電源投入信号
    を発生する回路であることを特徴とする特許請求の範囲
    第1項記載の電源制御方式。 3 前記の電源投入信号を発生する回路が、前記処理装
    置に対するリセット入力が与えられた時に前記電源投入
    信号を発生する回路であることを特徴とする特許請求の
    範囲第1項記載の電源制御方式。
JP55024065A 1980-02-29 1980-02-29 電源制御方式 Expired JPS5818643B2 (ja)

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JP55024065A JPS5818643B2 (ja) 1980-02-29 1980-02-29 電源制御方式

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JP55024065A JPS5818643B2 (ja) 1980-02-29 1980-02-29 電源制御方式

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JPS56123023A JPS56123023A (en) 1981-09-26
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ID=12128035

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JP55024065A Expired JPS5818643B2 (ja) 1980-02-29 1980-02-29 電源制御方式

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JP5789759B2 (ja) 2010-03-16 2015-10-07 パナソニックIpマネジメント株式会社 情報処理装置、不揮発性記憶装置、情報処理システム及び不揮発性メモリコントローラ

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JPS56123023A (en) 1981-09-26

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