JPS5818947A - リ−ドフレ−ム - Google Patents

リ−ドフレ−ム

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Publication number
JPS5818947A
JPS5818947A JP56117436A JP11743681A JPS5818947A JP S5818947 A JPS5818947 A JP S5818947A JP 56117436 A JP56117436 A JP 56117436A JP 11743681 A JP11743681 A JP 11743681A JP S5818947 A JPS5818947 A JP S5818947A
Authority
JP
Japan
Prior art keywords
island
lead frame
semiconductor element
plating layer
lead
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56117436A
Other languages
English (en)
Inventor
Shigeo Sasaki
栄夫 佐々木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp, Tokyo Shibaura Electric Co Ltd filed Critical Toshiba Corp
Priority to JP56117436A priority Critical patent/JPS5818947A/ja
Publication of JPS5818947A publication Critical patent/JPS5818947A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/456—Materials
    • H10W70/457—Materials of metallic layers on leadframes
    • H—ELECTRICITY
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    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
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    • H10W72/071—Connecting or disconnecting
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    • H10W72/07541—Controlling the environment, e.g. atmosphere composition or temperature
    • H10W72/07551—Controlling the environment, e.g. atmosphere composition or temperature characterised by changes in properties of the bond wires during the connecting
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    • H10W72/50—Bond wires
    • H10W72/541—Dispositions of bond wires
    • H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
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    • H10W72/90—Bond pads, in general
    • H10W72/951—Materials of bond pads
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    • H—ELECTRICITY
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    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、リードフレームの改良に関する。
従来、例えば第１図に示す如く、半導体素子が装着され
るアイランド１とこのアイランド１０表面して設けられ
た多数本のインナーリード２とからなるリードフレーム
３は、アイランド１０表面の全域とインナーリード２の
先端部の表面領域に金、銀、或はニッケルのメッキ層４
を形成した構造になりている。而して、第２図に示す如
く、アイランド１上に半導体素子５を装着すると共に、
半導体素子５０をンディングパッドとインナーリード２
のメッキ層４との間に一ンティｙグ線６を架設している
。しかしながら、例えば消費電力の小さな相補型の半導
体素子５などのようなエポキシ系樹脂のペーストにより
て半導体素子５をアイランド１上和装着する場合には、
アイランド１上のメッキ層４は全く不要である。このた
め従来のり−ド７レーム３は、製造コストを十分に低減
させることができなかった。
本発明は、かかる点に艦みてなされたもので、製造コス
トの低減を図ったリードフレームを提供するものである
。
以下、本発明の実施例について図面を参照して説明する
。
第３図は、本発明の一実施例の平面図である。
このリードフレーム１０は、半導体素子が装着されるア
イランド１１と、このアイランド１１に対向して般社ら
れた多数本のインナーリード１２とで形成されてお）、
インナーリード１２の先端部の表面領域にのみＡｕ、Ａ
ｇｂ或はＮｌなどからなるメッキ層１３が形成されてい
る。
つｔシ、アイランド１１の表面にはメッキ層１３は形成
されていなく下地の表面が直接露出されている。ここで
、インナーリード１２に形成されるメッキ層１３の大き
さは、半導体素子の仕様に応じて架設されるボンディン
グ線の長さ郷に応じて適宜設定するのが望ましい。
而して、このように構成されたリードフレームＩＯＫよ
れば、第４図に示す如く、例えばエポキシ系の樹脂ペー
ストを介して半導体素子１４をアイランド１ノ上に装着
し、半導体素子１４上のメンディングパッドとインナー
リード１２のメッキ層１３間にボンディング＠１５を架
設することにより、半導体装置１６を製造することがで
きる。
この半導体装置１６では、アイランド１１上にはメッキ
層１３が全く形成されていないので、例えば半導体素子
１４の大きさくチップサイズ）が４×４鰭で必要なメン
ディング線１５の数が１５本の場合には、従来のアイラ
ンド上にもメッキ層を形成したものに比べて製造コスト
を６８１ｓ低減させることができる。また、半導体素子
１４の大きさが４×４箇でがンノイング線１５の本数が
４０本の場合には、同様に従来のアイランド上にメッキ
層を有するものに比べて製造コストを５７１低減させる
ことができる。
以上説明した如く、本発明に係るリードフレームによれ
ば、アイランド上にはメッキ層を形成せず罠インナーリ
ードの表面にのみ形成するようにしたので、製造コスト
を著しく低減させることができるものである。
【図面の簡単な説明】
第１図は、従来のり−ド７レー°ムの平面図、第２図は
、同リードフレームに半導体素子を装着してボンディン
グ線を架設した状態を示す平面図、第３図は、本発明の
一実施例の平面図、第４図は、同実施例のリードフレー
ムに半導体素子を装着してビンディング線を架設した状
態を示す平面図である。 １０・・・リードフレーム、１１・・・アイランド、１
２・・・インナーリード、１３・・・メッキ層、１４・
・・半導体素子、１５・・・ボンディング線、１６・・
・半導体装置。 出願人代理人　　弁理士　鈴　江　武　彦第１図　　　
　第２図 第３図　　　　　第４図 Ｋ　　　　　　　　　坦

Claims (1)

    【特許請求の範囲】
  1. 半導体素子が装着されるアイランドと、該アイランド九
    対向して設けられたインナーリードと、蚊インナーリー
    ドの先端部の表面領域に形成された金、銀、或はニッケ
    ルからなるメッキ層とを具備することを特徴とするリー
    ドフレーム・
JP56117436A 1981-07-27 1981-07-27 リ−ドフレ−ム Pending JPS5818947A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56117436A JPS5818947A (ja) 1981-07-27 1981-07-27 リ−ドフレ−ム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56117436A JPS5818947A (ja) 1981-07-27 1981-07-27 リ−ドフレ−ム

Publications (1)

Publication Number Publication Date
JPS5818947A true JPS5818947A (ja) 1983-02-03

Family

ID=14711597

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56117436A Pending JPS5818947A (ja) 1981-07-27 1981-07-27 リ−ドフレ−ム

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JP (1) JPS5818947A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009231322A (ja) * 2008-03-19 2009-10-08 Renesas Technology Corp 半導体装置の製造方法
CN105702656A (zh) * 2014-12-10 2016-06-22 意法半导体私人公司 在引线互连点上具有镀层的集成电路器件及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51130170A (en) * 1975-05-07 1976-11-12 Nec Corp Ic lead frame process
JPS5373969A (en) * 1976-12-14 1978-06-30 Toshiba Corp Lead frame for semicinductor

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