JPS58190064A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS58190064A JPS58190064A JP57071232A JP7123282A JPS58190064A JP S58190064 A JPS58190064 A JP S58190064A JP 57071232 A JP57071232 A JP 57071232A JP 7123282 A JP7123282 A JP 7123282A JP S58190064 A JPS58190064 A JP S58190064A
- Authority
- JP
- Japan
- Prior art keywords
- light
- integrated circuit
- semiconductor integrated
- junction
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＥＰＲＯＭオンチップＬＳＩに係り、特にＰ−
Ｎ接合への光の入射によるリーク特性を改善するのに好
適なＬＳＩの形成法に関する。
Ｎ接合への光の入射によるリーク特性を改善するのに好
適なＬＳＩの形成法に関する。
ＭＯＳ Ｆ Ｅ’ｒｆｌゲートのオフ状態のインピーダ
ンスが高いことから、第１図に示すような、配線上の容
量をメモリ素子とする回路が従来からよく使用されてい
る。しかし、紫外線等で消去できるメモリ（以下ＥＰＲ
ＯＭ）を内蔵するＬＳＩチップにおいてＵ、Ｔ、ＳＩ衣
表面外光にさらされるために、ＭＯＳＦＥＴの拡散層と
基板との間の接合部で多量のり−クＮＲを発生する。こ
のため、メモリ素子として十分な記憶保持特性を得るこ
とができない欠点があった。
ンスが高いことから、第１図に示すような、配線上の容
量をメモリ素子とする回路が従来からよく使用されてい
る。しかし、紫外線等で消去できるメモリ（以下ＥＰＲ
ＯＭ）を内蔵するＬＳＩチップにおいてＵ、Ｔ、ＳＩ衣
表面外光にさらされるために、ＭＯＳＦＥＴの拡散層と
基板との間の接合部で多量のり−クＮＲを発生する。こ
のため、メモリ素子として十分な記憶保持特性を得るこ
とができない欠点があった。
通常のＬＳＩのパッケージは光を完全に遮へいする構造
になっており、光の入射による特性の悪化になかった。
になっており、光の入射による特性の悪化になかった。
ＥＰＲＯＭオンチップＬＳＩにおいては、ＥＰＲＯＭの
データ消去は紫外線でおこなうため、パッケージ上部は
透明物質でおおわれており、特性悪化を防止するために
はチップを部分的に光から遮へいする必要がある。
データ消去は紫外線でおこなうため、パッケージ上部は
透明物質でおおわれており、特性悪化を防止するために
はチップを部分的に光から遮へいする必要がある。
本発明の目的はＭＯＳ Ｆ ＥＴの拡散層領域への光の
入射を防止し、Ｐ−Ｎ接合のリーク特性を改善すること
にある。
入射を防止し、Ｐ−Ｎ接合のリーク特性を改善すること
にある。
このため、本発明では、情報記憶用に用いるＭＯＳ Ｆ
ＥＴの拡散層の上部に金属電極を設けた。
ＥＴの拡散層の上部に金属電極を設けた。
通常のＬＳＩのパッケージは光ｋＲ全に遮へいする構造
になっており、光入射による特性の悪化は問題とはなら
な〃・つた。ＥＰｒｔＯＭオンチップＬ Ｓ Ｉにおい
ては光によるデータ消去の必要性上パッケージ上部が透
明物質でおおわれており、特性悪化を防止する九めにＴ
、ＳＩテップを部分的に光から遮へいするようにした。
になっており、光入射による特性の悪化は問題とはなら
な〃・つた。ＥＰｒｔＯＭオンチップＬ Ｓ Ｉにおい
ては光によるデータ消去の必要性上パッケージ上部が透
明物質でおおわれており、特性悪化を防止する九めにＴ
、ＳＩテップを部分的に光から遮へいするようにした。
以下、本発明の実施例をＥ Ｐ ＴＬ ＯＭ （Ｅ ｒ
ａｓａｂｌｅｐｒｏｇｒａｍａｂｌｅ ＲＯＭ ）オ
ンチップ半導体集積回路において実施した場合について
述べる。
ａｓａｂｌｅｐｒｏｇｒａｍａｂｌｅ ＲＯＭ ）オ
ンチップ半導体集積回路において実施した場合について
述べる。
ＥＦＲＯＭオンチップ半導体集積回路は、ＢＦＲＯＭに
記憶されているデータを光によって消去するため、透明
パッケージに実装されている。
記憶されているデータを光によって消去するため、透明
パッケージに実装されている。
第１図に本実施例で述べるＭＯＳＦＥＴで構成したライ
ンメモリ（配線容量などにデータを記憶保持するメモリ
１０回路図を示す。ＭＯ８ＦＥＴＩの入力電極３から入
力されたデータはｌがオンしている期間に１のソース拡
散ｌ−４、インバータ２の入力ゲート５、および４〜５
間の配線容ｌの総和６に伝搬され、１がオフするとデー
タげ６に記憶保持される。しかし４と基板から成るＰ−
Ｎ接合７に透明パッケージを介して光が入射すると光エ
ネルギーにより７のリーク電流（Ｐ−Ｎ接合の逆方向飽
和′電流）が増加し、６に蓄えられた電荷は徐々に失な
われることになる。
ンメモリ（配線容量などにデータを記憶保持するメモリ
１０回路図を示す。ＭＯ８ＦＥＴＩの入力電極３から入
力されたデータはｌがオンしている期間に１のソース拡
散ｌ−４、インバータ２の入力ゲート５、および４〜５
間の配線容ｌの総和６に伝搬され、１がオフするとデー
タげ６に記憶保持される。しかし４と基板から成るＰ−
Ｎ接合７に透明パッケージを介して光が入射すると光エ
ネルギーにより７のリーク電流（Ｐ−Ｎ接合の逆方向飽
和′電流）が増加し、６に蓄えられた電荷は徐々に失な
われることになる。
実施例１
第２図は第１図の回路において本発明を実施した例のＭ
ＯＳ Ｆ’ Ｅ Ｔの縦構造を示したものである。
ＯＳ Ｆ’ Ｅ Ｔの縦構造を示したものである。
ドレイン拡散層８、ゲート９、ソース拡散層１０から成
るＭＯ８Ｆ’ＥＴ（第１図の１）の入力電極Ａｔ（アル
ミニウム）１１から入力されたデータは１０、インバー
タのゲート酸化膜２０から成る入力ゲート１２（第１図
の５）および１０〜１２間の配線１３の容量に記憶保持
される。本発明では電荷を記憶保持するためにを与して
いる拡散層１０の上部に、配線のＡｔ１１と同時に形成
したＡ４１５を電源などの固定した電位に接続して配置
することにより、透明パッケージ１４を透過して入射し
た光は透明な保珈膜１９を通過したのち、Ａｔ層１５の
表面で反射するため、１０と基板１６から成るＰ−Ｎ接
合（第１図の７）への光の入射を防ぎ、１０−１６の接
合でのリーク電流の増加を防止することができる。
るＭＯ８Ｆ’ＥＴ（第１図の１）の入力電極Ａｔ（アル
ミニウム）１１から入力されたデータは１０、インバー
タのゲート酸化膜２０から成る入力ゲート１２（第１図
の５）および１０〜１２間の配線１３の容量に記憶保持
される。本発明では電荷を記憶保持するためにを与して
いる拡散層１０の上部に、配線のＡｔ１１と同時に形成
したＡ４１５を電源などの固定した電位に接続して配置
することにより、透明パッケージ１４を透過して入射し
た光は透明な保珈膜１９を通過したのち、Ａｔ層１５の
表面で反射するため、１０と基板１６から成るＰ−Ｎ接
合（第１図の７）への光の入射を防ぎ、１０−１６の接
合でのリーク電流の増加を防止することができる。
本実施例によれば、リーク悟性の悪化を防ぐとともに、
拡散層１０の容ｈａげ１５に対する容量も伺加され、記
憶保持するだめの総容量が増えることになり、さらに記
憶悟性を改善する効果がおる。
拡散層１０の容ｈａげ１５に対する容量も伺加され、記
憶保持するだめの総容量が増えることになり、さらに記
憶悟性を改善する効果がおる。
実施例２
第３図は実施例１において、拡散層１０の上部に形成す
るＡ／＝１５を１０自身に結合して１０と同電位にした
場合の縦構造を示す。光に対する効果は実施例１と同様
であるが、拡散層１０の容量は１５を形成しても増加し
ない。従って記憶保持するだめの容−１は増加せず、高
速動作を必要とする場合に効果がある。
るＡ／＝１５を１０自身に結合して１０と同電位にした
場合の縦構造を示す。光に対する効果は実施例１と同様
であるが、拡散層１０の容量は１５を形成しても増加し
ない。従って記憶保持するだめの容−１は増加せず、高
速動作を必要とする場合に効果がある。
以上の二実１ｍ例ＨＮチャンネルＭＯ８について示シた
が、Ｐチャンネル間０８およびそれらを組合わせた回路
についても同様の効果がある。
が、Ｐチャンネル間０８およびそれらを組合わせた回路
についても同様の効果がある。
上記実施例はラインメモリを構成する場合について示し
たが、他に微小を流を扱かうアナログ回路等の接合面か
らのリーク電流の防止方法とじても有効である。
たが、他に微小を流を扱かうアナログ回路等の接合面か
らのリーク電流の防止方法とじても有効である。
本発明によれば、Ｐ−Ｎ接合への光の入射を遮断できる
ので、光によるＰ−Ｎ接合の逆方向飽和電流の増加を防
止する効果がある。
ので、光によるＰ−Ｎ接合の逆方向飽和電流の増加を防
止する効果がある。
光の遮断面となるアルミ層１５は従来のＭＯ８ＦＥＴ形
成における配線用のアルミ層１１の形成と同時に行なう
ことができ、プロセスの増加を必要としない。またアル
ミ層１５は拡散層１０に重なる形に形成するために、Ｌ
ＳＩ形成上、面積の増加等の問題は生じない。
成における配線用のアルミ層１１の形成と同時に行なう
ことができ、プロセスの増加を必要としない。またアル
ミ層１５は拡散層１０に重なる形に形成するために、Ｌ
ＳＩ形成上、面積の増加等の問題は生じない。
【図面の簡単な説明】
第１図は配線容量を記憶素子として用いるメモリ（ライ
ン・メモリ）の回路図である。 第２図はＡｔを固定電位にした場合の第１図の回路のＭ
Ｏ８Ｆ’ＥＴ縦構造である。 第３図はＡｔを拡散層に結合した場合の第１図の回路の
ＭＯＳ Ｆ’ ＥＴ縦構造である。 １・・・入力ＭＯ８ＦＥＴ、２・・・インバータ、３・
・・入力電極、４・・・ソース電極、５・・・入力ゲー
ト、６・・・配線容量、７・・・Ｐ−Ｎ接合、８・・・
ドレイン拡散層、９・・・ゲート電極、１０・・・ソー
ス拡散層、ｌ】・・・入力Ａｔ１！極、１２・・・イン
バータの入力ゲート、１３・・・入力ＭＯＳ Ｆ ＦＡ
Ｔとインバータ間の配線、１４・・・透明パッケージ、
１５・・・光遮へい用Ａｔ１１６・・・基板、１７・・
・酸化膜、１８・・・透明絶縁膜、第 ２ 図 克 ６ ■ ３ 図
ン・メモリ）の回路図である。 第２図はＡｔを固定電位にした場合の第１図の回路のＭ
Ｏ８Ｆ’ＥＴ縦構造である。 第３図はＡｔを拡散層に結合した場合の第１図の回路の
ＭＯＳ Ｆ’ ＥＴ縦構造である。 １・・・入力ＭＯ８ＦＥＴ、２・・・インバータ、３・
・・入力電極、４・・・ソース電極、５・・・入力ゲー
ト、６・・・配線容量、７・・・Ｐ−Ｎ接合、８・・・
ドレイン拡散層、９・・・ゲート電極、１０・・・ソー
ス拡散層、ｌ】・・・入力Ａｔ１！極、１２・・・イン
バータの入力ゲート、１３・・・入力ＭＯＳ Ｆ ＦＡ
Ｔとインバータ間の配線、１４・・・透明パッケージ、
１５・・・光遮へい用Ａｔ１１６・・・基板、１７・・
・酸化膜、１８・・・透明絶縁膜、第 ２ 図 克 ６ ■ ３ 図
Claims (1)
- 【特許請求の範囲】 １、素子（ＭＯＳＦＥＴなど）上にＡｌ（アルミニウム
）層を形成し、光の入射を防止したことを特徴とする半
導体集積回路。 ２、Ｐ−Ｎ接合上に電位を固定したＡｔ層を形成し、光
の入射を防止したことを特徴とする第１項の半導体集積
回路。 ３、Ｐ−Ｎ接合上にソース筐たはドレインとなる拡散層
に接続したＡｔ層を形成し、光の入射を防止したことを
特徴とする第１項の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071232A JPS58190064A (ja) | 1982-04-30 | 1982-04-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57071232A JPS58190064A (ja) | 1982-04-30 | 1982-04-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58190064A true JPS58190064A (ja) | 1983-11-05 |
Family
ID=13454732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57071232A Pending JPS58190064A (ja) | 1982-04-30 | 1982-04-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58190064A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0764985A2 (en) | 1995-09-22 | 1997-03-26 | Hughes Aircraft Company | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5866933A (en) * | 1992-07-31 | 1999-02-02 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
| US6667245B2 (en) | 1999-11-10 | 2003-12-23 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
-
1982
- 1982-04-30 JP JP57071232A patent/JPS58190064A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5866933A (en) * | 1992-07-31 | 1999-02-02 | Hughes Electronics Corporation | Integrated circuit security system and method with implanted interconnections |
| US6294816B1 (en) | 1992-07-31 | 2001-09-25 | Hughes Electronics Corporation | Secure integrated circuit |
| US6613661B1 (en) | 1992-07-31 | 2003-09-02 | Hughes Electronics Corporation | Process for fabricating secure integrated circuit |
| EP0764985A2 (en) | 1995-09-22 | 1997-03-26 | Hughes Aircraft Company | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5783846A (en) * | 1995-09-22 | 1998-07-21 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5930663A (en) * | 1995-09-22 | 1999-07-27 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US6064110A (en) * | 1995-09-22 | 2000-05-16 | Hughes Electronics Corporation | Digital circuit with transistor geometry and channel stops providing camouflage against reverse engineering |
| US5973375A (en) * | 1997-06-06 | 1999-10-26 | Hughes Electronics Corporation | Camouflaged circuit structure with step implants |
| US6667245B2 (en) | 1999-11-10 | 2003-12-23 | Hrl Laboratories, Llc | CMOS-compatible MEM switches and method of making |
| US6791191B2 (en) | 2001-01-24 | 2004-09-14 | Hrl Laboratories, Llc | Integrated circuits protected against reverse engineering and method for fabricating the same using vias without metal terminations |
| US6740942B2 (en) | 2001-06-15 | 2004-05-25 | Hrl Laboratories, Llc. | Permanently on transistor implemented using a double polysilicon layer CMOS process with buried contact |
| US7049667B2 (en) | 2002-09-27 | 2006-05-23 | Hrl Laboratories, Llc | Conductive channel pseudo block process and circuit to inhibit reverse engineering |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4228527A (en) | Electrically reprogrammable non volatile memory | |
| KR950007080A (ko) | 주변회로(esd)보호회로 제조방법 | |
| US6020746A (en) | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die | |
| JPS58190064A (ja) | 半導体集積回路 | |
| JPS582439B2 (ja) | ブ−トストラツプ回路 | |
| JPS6161437A (ja) | 半導体集積回路装置 | |
| US20070063203A1 (en) | Semiconductor integrated circuit device with protection capability for protection circuits from static electrical charge | |
| JPS58222546A (ja) | 半導体装置 | |
| JPH02209735A (ja) | 半導体装置 | |
| JPS6136709B2 (ja) | ||
| JPS593858B2 (ja) | 半導体装置 | |
| EP4539286A1 (en) | Input/output interface, signal amplifier, and integrated circuit | |
| JPH0548020A (ja) | 半導体集積回路 | |
| JPH0110936Y2 (ja) | ||
| JPS6221072Y2 (ja) | ||
| JP3403123B2 (ja) | フォトサイリスタ素子および双方向フォトサイリスタ素子 | |
| KR920009712B1 (ko) | 절연층 상에 실리콘을 성장시킨 구조를 갖는 반도체 장치. | |
| JPH02105579A (ja) | 論理集積回路 | |
| JPH0358472A (ja) | Ｃｍｏｓ半導体装置 | |
| JPH0329357A (ja) | 半導体記憶装置 | |
| JPS5966144A (ja) | 識別用ヒユ−ズ回路 | |
| JPS5913354A (ja) | 半導体装置 | |
| JPS627700B2 (ja) | ||
| JPS5812367A (ja) | 半導体記憶装置 | |
| JPS6269673A (ja) | 固体撮像装置 |