JPS58197838A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS58197838A JPS58197838A JP57080929A JP8092982A JPS58197838A JP S58197838 A JPS58197838 A JP S58197838A JP 57080929 A JP57080929 A JP 57080929A JP 8092982 A JP8092982 A JP 8092982A JP S58197838 A JPS58197838 A JP S58197838A
- Authority
- JP
- Japan
- Prior art keywords
- region
- silicon
- etching
- nitride film
- polycrystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W15/00—Highly-doped buried regions of integrated devices
- H10W15/01—Manufacture or treatment
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置の製造方法にかがシ、さらに詳細
に述べるなら・誘電体分離を用いたバイポーラ形トラン
ジスタ（以下トランジスタと略す）集積回路の製造方法
に関するものである。
に述べるなら・誘電体分離を用いたバイポーラ形トラン
ジスタ（以下トランジスタと略す）集積回路の製造方法
に関するものである。
従来よシ、トランジスタのコレクタ飽和抵抗を小さくす
る為に、エピタキシャル層を成長する前に、低抵抗埋込
みコレクタ領域が設けられているが、この埋込領域をト
ランジスタ領域の下部に位置するように、あらかじめパ
ターニングを行ない、選択的に不純物を拡散し低抵抗埋
込みコレクタ領域を形成していた。ところが、この埋込
みコレクタ領域に対してトランジスタを形成することは
、エピタキシャル層成長によるパターンシフト、パター
ンディスト−シーン、目合せ精度、拡散のコントロール
及び工程の簡略化等の観点から、望ましい方法ではない
１本発明は上記の問題点を解消すべき、簡略なプロセス
を提供するものである。
る為に、エピタキシャル層を成長する前に、低抵抗埋込
みコレクタ領域が設けられているが、この埋込領域をト
ランジスタ領域の下部に位置するように、あらかじめパ
ターニングを行ない、選択的に不純物を拡散し低抵抗埋
込みコレクタ領域を形成していた。ところが、この埋込
みコレクタ領域に対してトランジスタを形成することは
、エピタキシャル層成長によるパターンシフト、パター
ンディスト−シーン、目合せ精度、拡散のコントロール
及び工程の簡略化等の観点から、望ましい方法ではない
１本発明は上記の問題点を解消すべき、簡略なプロセス
を提供するものである。
また言い換えるなら、本発明の大きな特徴は、前記埋込
みコレクタ領域管形成するに際して選択的形成を避け、
半導体基板（ウエーノ・−）全面に該領域を拡散形成す
ることであシ、またもう一つの％像は半導体基板のエツ
チング除去により、該埋込みコレクタを分離せしめるこ
とである。
みコレクタ領域管形成するに際して選択的形成を避け、
半導体基板（ウエーノ・−）全面に該領域を拡散形成す
ることであシ、またもう一つの％像は半導体基板のエツ
チング除去により、該埋込みコレクタを分離せしめるこ
とである。
すなわち本発明の特徴は、ｊｌｌの導電型半導体基板に
低抵抗の第２の導電型の半導体層を全面に塊込む工程と
、蚊半導体層上に第２の導電型のエピタキシャル層を全
面に成長させる工程と、前記該半導体層と該エピタキシ
ャル層を少なくとも１個の領域に分離せしめるような前
記側ｌの導電型の半導体基板全面する溝を形成する工程
と、少なくとも畝溝の１４１１面を篩電体で榎う工程と
、胴溝を低抵抗不純物添加多結晶半導体装置める工程と
を有する半導体装置の製造方法にある。
低抵抗の第２の導電型の半導体層を全面に塊込む工程と
、蚊半導体層上に第２の導電型のエピタキシャル層を全
面に成長させる工程と、前記該半導体層と該エピタキシ
ャル層を少なくとも１個の領域に分離せしめるような前
記側ｌの導電型の半導体基板全面する溝を形成する工程
と、少なくとも畝溝の１４１１面を篩電体で榎う工程と
、胴溝を低抵抗不純物添加多結晶半導体装置める工程と
を有する半導体装置の製造方法にある。
次に図を用いて本発明の一実施例を詳細に説明する。Ｊ
ｉｌｌＭは、例えばＰＭ半導体基板（以下シリコン基板
とする）１全面にｎｍ導電性を与える砒素を高濃度に拡
散させた状態を示す。この砒素拡散に際しては、該半導
体基板ｌ全体に一様に拡散させる０次に、第２図に示す
ように、前述の高濃度砒素拡散半導体層２の上全面に、
ｎ型エピタキシャル層３を１．０〜１．５μｍ成長させ
る。言うまでもなく、以上８１図、第２図に示す工程に
おいては何らパターニングを施していない。さらに、累
３図で示した該エピタキシャル層３の表面を１０００Ａ
緻化しく図中では省略）、その上にシリコン窃化膜４ｔ
”２０ＱＱＡ成長させる。次に第４図に示すように、公
知のフォトリングラフィ技術を用いてパターニング形成
後、前述のシリコン窒化膜４、エピタキシャル層３、高
濃度砒素拡散層２及びシリコン基板１に遍すまで、反応
性イオンエツチング装ａｔ用いて該基板１に対して垂直
にエツチング除去する。次に、反転妨止の為のチャンネ
ルストッパー５として、ポロンをイオン注入し、前記シ
リコン窒化膜４の未除去部をマスクとして、自己整合的
にエピタキシャル層３、高濃度砒素拡散層２及びシリコ
ン基板１０表出部のみｔ−酸化し、シリコン酸化膜７を
３００ＯＡ形成する。更に該シリコン酸化膜７及び咳シ
リコン窒化膜４上全てにシリコン窒化膜を成長させる。
ｉｌｌＭは、例えばＰＭ半導体基板（以下シリコン基板
とする）１全面にｎｍ導電性を与える砒素を高濃度に拡
散させた状態を示す。この砒素拡散に際しては、該半導
体基板ｌ全体に一様に拡散させる０次に、第２図に示す
ように、前述の高濃度砒素拡散半導体層２の上全面に、
ｎ型エピタキシャル層３を１．０〜１．５μｍ成長させ
る。言うまでもなく、以上８１図、第２図に示す工程に
おいては何らパターニングを施していない。さらに、累
３図で示した該エピタキシャル層３の表面を１０００Ａ
緻化しく図中では省略）、その上にシリコン窃化膜４ｔ
”２０ＱＱＡ成長させる。次に第４図に示すように、公
知のフォトリングラフィ技術を用いてパターニング形成
後、前述のシリコン窒化膜４、エピタキシャル層３、高
濃度砒素拡散層２及びシリコン基板１に遍すまで、反応
性イオンエツチング装ａｔ用いて該基板１に対して垂直
にエツチング除去する。次に、反転妨止の為のチャンネ
ルストッパー５として、ポロンをイオン注入し、前記シ
リコン窒化膜４の未除去部をマスクとして、自己整合的
にエピタキシャル層３、高濃度砒素拡散層２及びシリコ
ン基板１０表出部のみｔ−酸化し、シリコン酸化膜７を
３００ＯＡ形成する。更に該シリコン酸化膜７及び咳シ
リコン窒化膜４上全てにシリコン窒化膜を成長させる。
次に領域Ａの底部のシリコン窒化膜４及びシリコン酸化
膜７を除去する為に、１８４図での説明と同じ手法を用
いる。
膜７を除去する為に、１８４図での説明と同じ手法を用
いる。
次に、全面に多結晶シリコン６を、エツチング除去され
た溝が十分にｍする迄で成長させ、フォトレジストの塗
布及びプラズマエツチングの併用による平坦化技術を用
いて、紋ｓを平坦化し、該シリコン窒化膜４を表出させ
る０次に、該シリコン窒化膜４をマスクとし多結晶シリ
コン６にボロンｔ−選択的に拡散し、シリコン基板１に
ボロンを到達させる。そして、多結晶シリコン６０表面
を３０００Ａｌｋ化し、シリコン酸化膜７を形成する・
ペース領域１０、エミッタ領域１１、コレクタ飽和抵抗
低減用領域９を形成し、電極用アルミニウム８を形成す
る。また同時に、該シリコン基板の電位を保つ為の領域
Ａにも電極用アルミニウム８を形成する。
た溝が十分にｍする迄で成長させ、フォトレジストの塗
布及びプラズマエツチングの併用による平坦化技術を用
いて、紋ｓを平坦化し、該シリコン窒化膜４を表出させ
る０次に、該シリコン窒化膜４をマスクとし多結晶シリ
コン６にボロンｔ−選択的に拡散し、シリコン基板１に
ボロンを到達させる。そして、多結晶シリコン６０表面
を３０００Ａｌｋ化し、シリコン酸化膜７を形成する・
ペース領域１０、エミッタ領域１１、コレクタ飽和抵抗
低減用領域９を形成し、電極用アルミニウム８を形成す
る。また同時に、該シリコン基板の電位を保つ為の領域
Ａにも電極用アルミニウム８を形成する。
以上のようにして、本発明の大患な特徴り、埋込みコレ
クタ領域を形成するに際して選択的形成を避け、半導体
基板全面に該領域責拡散形成することであり、またもう
一つの特徴は半導体基板のエツチング除去にょシ該コレ
クタ顎域を分離せしめることでおる。
クタ領域を形成するに際して選択的形成を避け、半導体
基板全面に該領域責拡散形成することであり、またもう
一つの特徴は半導体基板のエツチング除去にょシ該コレ
クタ顎域を分離せしめることでおる。
１ｉ４１図から第６固成は本発明の一実施例を工程順に
示した半導体装置の断面図である。 尚、図において１ ・・・・Ｐ型牛碑体基板（シリコン
基板）、２ 高濃度砒素拡散層（埋込みコレクタ領域
）、３・・・・・エピタキシャル層、４・・・・・・シ
リコンｉｌｌ化ＭＵ、５・・・・・・チャンネルストッ
パー、６・ 多結蟲シリコン、７・・ シリコン酸化膜
である。 葎′、１図 １ ４− 、′２ 図 ｉｆ′−３［１ 桑７４ し１ 第一６ 日
示した半導体装置の断面図である。 尚、図において１ ・・・・Ｐ型牛碑体基板（シリコン
基板）、２ 高濃度砒素拡散層（埋込みコレクタ領域
）、３・・・・・エピタキシャル層、４・・・・・・シ
リコンｉｌｌ化ＭＵ、５・・・・・・チャンネルストッ
パー、６・ 多結蟲シリコン、７・・ シリコン酸化膜
である。 葎′、１図 １ ４− 、′２ 図 ｉｆ′−３［１ 桑７４ し１ 第一６ 日
Claims (1)
- 第１の導電型の半導体基板に低抵抗の第２の導を型の半
導体層を全面に皺込６１鵬と、鋏牛導体層上にｊ１！２
の４電型のエピタキシャル層を全面に成長させる工程と
、前記核半導体層と該エピタキシャル層を少なくとも１
個の領域に分離せしめるような前記籐１の導電型の半導
体基板迄達する溝を形成する工程と、少なくとも骸溝の
側面を誘電体で援う工程と講溝を低抵抗不純物添加多結
晶半導体で埋める工程とを有することｔ−特徴とする半
導体装置の製造方法・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080929A JPS58197838A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57080929A JPS58197838A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58197838A true JPS58197838A (ja) | 1983-11-17 |
Family
ID=13732123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57080929A Pending JPS58197838A (ja) | 1982-05-14 | 1982-05-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58197838A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208843A (ja) * | 1984-04-03 | 1985-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137647A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor and its manufacture |
-
1982
- 1982-05-14 JP JP57080929A patent/JPS58197838A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56137647A (en) * | 1980-03-31 | 1981-10-27 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor and its manufacture |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60208843A (ja) * | 1984-04-03 | 1985-10-21 | Fujitsu Ltd | 半導体装置の製造方法 |
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