JPS58201360A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58201360A JPS58201360A JP57084334A JP8433482A JPS58201360A JP S58201360 A JPS58201360 A JP S58201360A JP 57084334 A JP57084334 A JP 57084334A JP 8433482 A JP8433482 A JP 8433482A JP S58201360 A JPS58201360 A JP S58201360A
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- Japan
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１．ｌＩｌ！ｌ＃ゲート電界効果型（以下、
Ｍ（ＪＳ型）の半導体装置の製造方法に係り、特に装置
が小型化して、製造上のバラツキに対して、必要とされ
る装置設計上の余裕度が、相対的に大きくなり、装置の
小型化を防ける支配的な因子となりつる場合に、そのよ
うな設計上の余裕度を従来よシも小さくとることを可能
とする製造方法を提供するものである。
Ｍ（ＪＳ型）の半導体装置の製造方法に係り、特に装置
が小型化して、製造上のバラツキに対して、必要とされ
る装置設計上の余裕度が、相対的に大きくなり、装置の
小型化を防ける支配的な因子となりつる場合に、そのよ
うな設計上の余裕度を従来よシも小さくとることを可能
とする製造方法を提供するものである。
半導体装置、特にＭＯ８型半導体装置における技術進歩
の大きな指針のひとつは、装置をより一層小型化するこ
とである。しかし、装置の小型化は、製造上の新たな問
題点を与えることがある。
の大きな指針のひとつは、装置をより一層小型化するこ
とである。しかし、装置の小型化は、製造上の新たな問
題点を与えることがある。
それは１例えば装置が十分な大きさを保っている場合に
は無視しうるが、小型化が進行していくにつれてしだい
に表面化してくるような性質のものである。
は無視しうるが、小型化が進行していくにつれてしだい
に表面化してくるような性質のものである。
従来、半導体装置を製造する場合、製造された装置は必
ず、製造上のパンツキを伴っているものである。それは
たとえば、装置の性能面に関していえば、その設計され
た値に対して、実際の性能は設計値を中心として前後に
分布していることである。
ず、製造上のパンツキを伴っているものである。それは
たとえば、装置の性能面に関していえば、その設計され
た値に対して、実際の性能は設計値を中心として前後に
分布していることである。
そのような、製造上のバラツキは、不可避のものである
から、装置を効率良く製造するためにＦｉ、装置の設計
の段階で、予想される製造上のバラツキを考慮した設計
上の余裕度を設計に含めておく必要がある。
から、装置を効率良く製造するためにＦｉ、装置の設計
の段階で、予想される製造上のバラツキを考慮した設計
上の余裕度を設計に含めておく必要がある。
製造上のバラツキは、製造技術が一定の水準を保でてい
る場合には、一定のものであるから、上述の設計上の余
裕度も、一定の範囲内でよい。しかし、前述したように
、半導体装置の設計上の進歩が装置のより一層の小型化
を要求してきたときに、上述の設計上の余裕度が相対的
に大きな要素となり、装置の小型化を制約する支配的な
因子となってくるのである。
る場合には、一定のものであるから、上述の設計上の余
裕度も、一定の範囲内でよい。しかし、前述したように
、半導体装置の設計上の進歩が装置のより一層の小型化
を要求してきたときに、上述の設計上の余裕度が相対的
に大きな要素となり、装置の小型化を制約する支配的な
因子となってくるのである。
仁のような例１−．第１図（１）乃至（ｇ）に示すＭＯ
８型半導体装置の従来からの製造方法に従って述べるＯ まず、第１図（ａ）に示すように、−導電型単結晶シリ
コン基板１１の一主表面上に素子形成領域１３及び素子
間分離領域となる例えば酸化シリコンより成る絶縁膜１
２ｔｌ−形成した後１例えば多結晶シリコンのような、
導電性を有する物質１４を全面に被着する。その後第１
図（ｂ）Ｋ示すようにフォトマスク１６１ ｆ用いて所
定の場所にフォトマスク１５１を選択的に残し、＃紀フ
ォトレジスト１５１￥ｒマスクにして、公知の７オトエ
ツテ／グ法によシ多結晶シリコン被膜１４を選択的にエ
ッチフグ除去し、ゲート電極１４ａ ｔ−形成する〇引
き続き第１図（ｅ）のように＃記ゲート電極１４ａをマ
スクにして、公知の不純物熱拡散法もしくは不純物イオ
ノ注入法により、前記−導電型単結晶シリコ／基板内１
１の所定の場所に、ソース及びドレインとなる不純物拡
散層１１ａ及びｌｌｂを形成する。
８型半導体装置の従来からの製造方法に従って述べるＯ まず、第１図（ａ）に示すように、−導電型単結晶シリ
コン基板１１の一主表面上に素子形成領域１３及び素子
間分離領域となる例えば酸化シリコンより成る絶縁膜１
２ｔｌ−形成した後１例えば多結晶シリコンのような、
導電性を有する物質１４を全面に被着する。その後第１
図（ｂ）Ｋ示すようにフォトマスク１６１ ｆ用いて所
定の場所にフォトマスク１５１を選択的に残し、＃紀フ
ォトレジスト１５１￥ｒマスクにして、公知の７オトエ
ツテ／グ法によシ多結晶シリコン被膜１４を選択的にエ
ッチフグ除去し、ゲート電極１４ａ ｔ−形成する〇引
き続き第１図（ｅ）のように＃記ゲート電極１４ａをマ
スクにして、公知の不純物熱拡散法もしくは不純物イオ
ノ注入法により、前記−導電型単結晶シリコ／基板内１
１の所定の場所に、ソース及びドレインとなる不純物拡
散層１１ａ及びｌｌｂを形成する。
その後、第１図１ｄ）に示すように層間絶縁［１１７を
形成する。次に第１図（ｅ）Ｋ示すように引き続いてＩ
ｔ！２のフォトマスク１６ｂ乃至１６ｅを用いて層間絶
縁［１１７の上の所定の場所に７オトレジスト１５ｂ乃
至１Ｓｅｔ−形成する。この７オトレジス）１５ｂ乃至
１５ｅは、紡記−導電型単結晶７リコン基板ｌｌ内に形
成した。ソース・ドレイン不純物拡散層１１１及びｌｌ
ｂからと、＠紀ゲート電極ト１からの引き出し電極を形
成すべき開孔Ｓを層間絶縁膜１７に設けるためのもので
ある。
形成する。次に第１図（ｅ）Ｋ示すように引き続いてＩ
ｔ！２のフォトマスク１６ｂ乃至１６ｅを用いて層間絶
縁［１１７の上の所定の場所に７オトレジスト１５ｂ乃
至１Ｓｅｔ−形成する。この７オトレジス）１５ｂ乃至
１５ｅは、紡記−導電型単結晶７リコン基板ｌｌ内に形
成した。ソース・ドレイン不純物拡散層１１１及びｌｌ
ｂからと、＠紀ゲート電極ト１からの引き出し電極を形
成すべき開孔Ｓを層間絶縁膜１７に設けるためのもので
ある。
５１１図（ｆ）に、そのような引き出し電極形成のため
の開孔部１７ａ、１７ｂ、１７ｃ を設けた後の様子を
示す。
の開孔部１７ａ、１７ｂ、１７ｃ を設けた後の様子を
示す。
引き続き第１図（ｇ）に示すように、３度目のフォトニ
ップフグ法により、例えば、アルミから成る引自出し電
極１８ｍ、１８ｂ、１８ｃ を形成する。
ップフグ法により、例えば、アルミから成る引自出し電
極１８ｍ、１８ｂ、１８ｃ を形成する。
ここで、前述した設計上の余裕！ｆＫ関して述べると、
第１図（ｂｌで示す、第１のフォトマスク１６ｍに対し
、第１図（ｅ）に示す第２の７オトマスク１６ｂ乃至１
６ｅは、設計上の余裕＆−を含めて作製することが必要
とされる。
第１図（ｂｌで示す、第１のフォトマスク１６ｍに対し
、第１図（ｅ）に示す第２の７オトマスク１６ｂ乃至１
６ｅは、設計上の余裕＆−を含めて作製することが必要
とされる。
すなわち、第１図（ｆｌで示した前記引き出し電極形成
用開孔部１７ａ、１７ｂ、１７ｃは、設計上の余裕度σ
を考慮して１例えば、開孔部１７ｍと、ゲート電極１４
０関隔りとすれば、フォトマスク１６ｂ乃至ｔ６ｅ（Ｍ
１図（８）参照）は。
用開孔部１７ａ、１７ｂ、１７ｃは、設計上の余裕度σ
を考慮して１例えば、開孔部１７ｍと、ゲート電極１４
０関隔りとすれば、フォトマスク１６ｂ乃至ｔ６ｅ（Ｍ
１図（８）参照）は。
Ｌ十〇 ・
で作製されていなければならない。
σが例えは１μｍ程度とすると、Ｌが５μｍ程度の場合
。
。
Ｌ〉σ
で、σの１度＃′ｉあまり問題にならないが。
Ｌ−１乃至２μｍになると、σと同じ大きさになり、さ
らＫｓＬ＜１．ａｍになると、装置Ｆｉ、設計の余裕ｌ
［σによって制限されそれ以上の小型化は。
らＫｓＬ＜１．ａｍになると、装置Ｆｉ、設計の余裕ｌ
［σによって制限されそれ以上の小型化は。
無意味になってくる。
本発明の目的Ｆｉ、そのような設計上の余裕１ｆｔ−従
来よりも、はるかに少なくすることが可能な半導体装置
の製造方法を提供することＫある。
来よりも、はるかに少なくすることが可能な半導体装置
の製造方法を提供することＫある。
本発明の特徴は、−導電型単結晶シリコ／基板上に、素
子形成領域及び素子間分離領域を形成する工程と、引！
！ｔゲート電極を所定の領域に形成する際に同時に一導
電型単結晶シリコ／基板からの引き出し電＃Ａを形成す
る領域九も、このゲート電極と同じ物質を形成する工程
と、このゲート電極領域及び−導電型単結晶シリコン基
板からの引き出し電極領域を除く領域に、絶縁膜を形成
する工程と、前記引き出し電極形成部分の前記ゲート電
極と同じ物質を選択的に除去する工程とを含む半導体装
置の製造方法にある。
子形成領域及び素子間分離領域を形成する工程と、引！
！ｔゲート電極を所定の領域に形成する際に同時に一導
電型単結晶シリコ／基板からの引き出し電＃Ａを形成す
る領域九も、このゲート電極と同じ物質を形成する工程
と、このゲート電極領域及び−導電型単結晶シリコン基
板からの引き出し電極領域を除く領域に、絶縁膜を形成
する工程と、前記引き出し電極形成部分の前記ゲート電
極と同じ物質を選択的に除去する工程とを含む半導体装
置の製造方法にある。
本発明によれば１例えば第１図（ｂ）及び（ｅ）で示し
たフォトマスク１６ａ、１６ｂ乃至１６１のような。
たフォトマスク１６ａ、１６ｂ乃至１６１のような。
設計上の余裕度を必要とする部分を一つのフォトマスク
上に形成するので、それによって、半導体装置をより一
層小型化して製造することが出来る。
上に形成するので、それによって、半導体装置をより一
層小型化して製造することが出来る。
以下１本発明の一実施例について図面を用いて説明すん
第２図（１）乃至０＋に本発明の実施例に基づいた半導
体装置の製造方法をその工糧順に示す。
第２図（１）乃至０＋に本発明の実施例に基づいた半導
体装置の製造方法をその工糧順に示す。
まず、第２図（ａｌに示すように１−導電型単結晶シリ
コ／基板２１の一主表面上に素子形成領域２３及び素子
間分離用の例えに酸化７リコ／より成る絶縁膜２２を形
成した後１例えば多結晶シリコ／より成る導電性を有す
る物質２４を全面に被着する。そのＬ第２図（ｂｌに示
すように１例えば、窒化シリコ／のようなりリコ／の熱
酸化に際して難酸化性を有する被膜（以下、難酸化性膜
と略す）２８を前記多結晶シリコ／被膜２４の上に形成
する。
コ／基板２１の一主表面上に素子形成領域２３及び素子
間分離用の例えに酸化７リコ／より成る絶縁膜２２を形
成した後１例えば多結晶シリコ／より成る導電性を有す
る物質２４を全面に被着する。そのＬ第２図（ｂｌに示
すように１例えば、窒化シリコ／のようなりリコ／の熱
酸化に際して難酸化性を有する被膜（以下、難酸化性膜
と略す）２８を前記多結晶シリコ／被膜２４の上に形成
する。
その後第２図（Ｃ）に示すように、フォトマスク２６ａ
。
。
２６ｂ、２６ｃを用いて難酸化性膜２８の上の、所定の
場所にフォトレジスト２５ｍ、２５ｂ、２５ｃ １に形
成する。友だし、この場合所定の場所とは、従来からの
方法によるゲート電極形成領域２５ｂと。
場所にフォトレジスト２５ｍ、２５ｂ、２５ｃ １に形
成する。友だし、この場合所定の場所とは、従来からの
方法によるゲート電極形成領域２５ｂと。
前記−導電型単結晶シリコ／基板２１からの引き出し電
極を形成する領域のことを意味している。
極を形成する領域のことを意味している。
その後、第２図（ｄｌＯように＠紀７オトマスク２５ｍ
。
。
２５ｂ、２５ｃ をマスクとして難酸化性膜２８．多結
晶シリコ／被膜２４を相つぃで、エツチ７グして、−導
電型単結晶シリコン基板２１からの引き出し電極形成部
分２４ｍ、 ２４Ｃ，２８ａ、 ２８Ｃ及び、ゲート電
極２４ｂ、２８ｂ を除く領域を除去する。
晶シリコ／被膜２４を相つぃで、エツチ７グして、−導
電型単結晶シリコン基板２１からの引き出し電極形成部
分２４ｍ、 ２４Ｃ，２８ａ、 ２８Ｃ及び、ゲート電
極２４ｂ、２８ｂ を除く領域を除去する。
その後第２図（ｅ）に示すように前記引き出し電極形成
部分２４ａ、 ２４ｃ、 ２８ｍ、 ２８ｃ 及ヒ’ｌ
−）を極２４ｂ、２８ｂｉマスクにして、公知０不純
物熱拡散法かあるいは不純物イオン注入法によって、−
導１型単結晶ンリコ／基板内に、不純物拡散層２１鳳’
、２１ｂ、２１Ｃ，２１ｄ ｔ−形成する。
部分２４ａ、 ２４ｃ、 ２８ｍ、 ２８ｃ 及ヒ’ｌ
−）を極２４ｂ、２８ｂｉマスクにして、公知０不純
物熱拡散法かあるいは不純物イオン注入法によって、−
導１型単結晶ンリコ／基板内に、不純物拡散層２１鳳’
、２１ｂ、２１Ｃ，２１ｄ ｔ−形成する。
次いで、第２図げ）に示すように公知の熱酸化法によっ
て、ＩＩｔｌ記ゲー上ゲート電極２４ｂ側面及び、前記
引き出し電極形成部分２４１．２４Ｃの多結晶シリコ／
の側面領域を酸化７リコンで被う。
て、ＩＩｔｌ記ゲー上ゲート電極２４ｂ側面及び、前記
引き出し電極形成部分２４１．２４Ｃの多結晶シリコ／
の側面領域を酸化７リコンで被う。
その後第２図（ｇ）に示すように、フォトマスク２６ｄ
を用いて、ゲート電極２４ｂの領域にのみ被うように、
あるいは逆に、前記引き出し電極形成領域をのみ被わな
いように、フォトレジスト２５ｄ ’ｊ−形成する。
を用いて、ゲート電極２４ｂの領域にのみ被うように、
あるいは逆に、前記引き出し電極形成領域をのみ被わな
いように、フォトレジスト２５ｄ ’ｊ−形成する。
この場合のフォトマスク２６ｄは、ゲート電極２４ｂを
大雑把に被っていればよく、＃述した設計上の余裕度は
あまり考慮しなくてもよい。
大雑把に被っていればよく、＃述した設計上の余裕度は
あまり考慮しなくてもよい。
次いで、第２図（ｈｌＯように、７＊トレジスト２５ｄ
で被われていない、すなわち、引き出し電極形成部分の
難酸化性膜及び、多結晶シリコン膜を選択的に除去して
、−導電型単結晶シリコン基板２１からの引き出し電極
形成用の開孔部２７ａ、２７ｂを形成する。次いで１紀
開孔部２７ｍ、２７ｂからシリコ／基板２１内へ、公知
の不純物熱拡散法などにより、不純物拡散を行ない、不
純物拡散層２ ｓ ｅ 及Ｕ ２１ ｆ ｔ−形成Ｌ７
’Ｅ＊ （第２図（す）全面を被って眉間絶縁＠２９ｆ
；形成する。
で被われていない、すなわち、引き出し電極形成部分の
難酸化性膜及び、多結晶シリコン膜を選択的に除去して
、−導電型単結晶シリコン基板２１からの引き出し電極
形成用の開孔部２７ａ、２７ｂを形成する。次いで１紀
開孔部２７ｍ、２７ｂからシリコ／基板２１内へ、公知
の不純物熱拡散法などにより、不純物拡散を行ない、不
純物拡散層２ ｓ ｅ 及Ｕ ２１ ｆ ｔ−形成Ｌ７
’Ｅ＊ （第２図（す）全面を被って眉間絶縁＠２９ｆ
；形成する。
最ｖｋｔｃ ｈ公知のフォトエッチフグ技術を用いて。
第２図（最）で形成した層関絶１１ＪＩＩ２９の所定の
場所に、引き出し電極形成用の開孔部を設け、その後、
例えば、アル１＝ウムなどから成る引き出し電極３０ｍ
、３０ｂ、３０Ｃを形成する。
場所に、引き出し電極形成用の開孔部を設け、その後、
例えば、アル１＝ウムなどから成る引き出し電極３０ｍ
、３０ｂ、３０Ｃを形成する。
このように１本実施例では従来の方法の第１図（ｂ）で
示したゲート電極形成用のフォトマスク１６鳳と、第１
図（・）で示した繭記−導電型単結晶シリコ／基板１１
からの引き出し電極形成用のフォトマスク１６ｂｔ−一
度のフォトマスク２６ｍ 、 ２６ｂ。
示したゲート電極形成用のフォトマスク１６鳳と、第１
図（・）で示した繭記−導電型単結晶シリコ／基板１１
からの引き出し電極形成用のフォトマスク１６ｂｔ−一
度のフォトマスク２６ｍ 、 ２６ｂ。
２６Ｃで形成しようとするもので、そのため第１図（−
のフォトマスク１６１と第１図（ｅｌの７オトマスク１
６ｂのあいだで必要とされる設計上の余裕度が全く必要
とされない。
のフォトマスク１６１と第１図（ｅｌの７オトマスク１
６ｂのあいだで必要とされる設計上の余裕度が全く必要
とされない。
本発明に基づいて、ＭＯａ型半導体装置を製造する場合
、第２図（Ｃ）で示したように、ゲート電極と、シリコ
ン基板からの引齢出し電極形成用の開孔部を、一度のフ
ォトマスクを使って同時に形成することが出来るので、
従来必要とされた、そこでの設計の余裕度はほとんど必
要がなく、装置の小型化に最適の設計をおこなうことが
可能となる。
、第２図（Ｃ）で示したように、ゲート電極と、シリコ
ン基板からの引齢出し電極形成用の開孔部を、一度のフ
ォトマスクを使って同時に形成することが出来るので、
従来必要とされた、そこでの設計の余裕度はほとんど必
要がなく、装置の小型化に最適の設計をおこなうことが
可能となる。
第１図（１）乃至（ｇ）は、ＭＯ８ＪＩＪ半導体装置の
従来の製造方法を％また。第２図＋１１乃至Ｕ＞は１本
発明に基づ〈実施例を、各々製造工程順に示したもので
ある。 なお図において、１１．２１・・・・・・−導電型単結
晶シリコ／基板、１２．２２・・・・・・素子間分離用
絶縁膜、１３．２３・・・・・・素子形成領域、１４．
２４・・・・・・多結晶シリコン被膜、１５ｍ、１５ｂ
、１５Ｃ，１５ｄ、１５ｅ、２５ａ、２５ｂ、２５ｃ、
２５ｄ ・−・−・フォトレジスト、 １６ａ、１６
ｂ、１６Ｃ，１６ｄ、１６６．２６１ 。 ２６ｂ、２６ｃ、２６ｄ・・・・・・フォトマスク、１
７．２９・・・・・・層間絶縁膜、２７ａ、２７ｂ、１
７１，１７ｂ、１７Ｃ・・−・・・引き出し電極用開孔
部％ １８１ｓ１８ｂ、１８ｃ 。 ３０１．３０ｂ、３０ｃ・・・・・−’５１＠出し電極
、である。
従来の製造方法を％また。第２図＋１１乃至Ｕ＞は１本
発明に基づ〈実施例を、各々製造工程順に示したもので
ある。 なお図において、１１．２１・・・・・・−導電型単結
晶シリコ／基板、１２．２２・・・・・・素子間分離用
絶縁膜、１３．２３・・・・・・素子形成領域、１４．
２４・・・・・・多結晶シリコン被膜、１５ｍ、１５ｂ
、１５Ｃ，１５ｄ、１５ｅ、２５ａ、２５ｂ、２５ｃ、
２５ｄ ・−・−・フォトレジスト、 １６ａ、１６
ｂ、１６Ｃ，１６ｄ、１６６．２６１ 。 ２６ｂ、２６ｃ、２６ｄ・・・・・・フォトマスク、１
７．２９・・・・・・層間絶縁膜、２７ａ、２７ｂ、１
７１，１７ｂ、１７Ｃ・・−・・・引き出し電極用開孔
部％ １８１ｓ１８ｂ、１８ｃ 。 ３０１．３０ｂ、３０ｃ・・・・・−’５１＠出し電極
、である。
Claims (1)
- 半導体装置の製造方法において、基板上のゲート電極形
成領域および該基板からの引き出し電極形成領域に同一
構造の被膜を同時に設ける工程と、該引き出し電極形成
領域の被膜を選択的に除去する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084334A JPS58201360A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57084334A JPS58201360A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58201360A true JPS58201360A (ja) | 1983-11-24 |
Family
ID=13827604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57084334A Pending JPS58201360A (ja) | 1982-05-19 | 1982-05-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58201360A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198379A (en) * | 1990-04-27 | 1993-03-30 | Sharp Kabushiki Kaisha | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
| US9592052B2 (en) | 2005-08-31 | 2017-03-14 | Ethicon Endo-Surgery, Llc | Stapling assembly for forming different formed staple heights |
| US9844368B2 (en) | 2013-04-16 | 2017-12-19 | Ethicon Llc | Surgical system comprising first and second drive systems |
-
1982
- 1982-05-19 JP JP57084334A patent/JPS58201360A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5198379A (en) * | 1990-04-27 | 1993-03-30 | Sharp Kabushiki Kaisha | Method of making a MOS thin film transistor with self-aligned asymmetrical structure |
| US9592052B2 (en) | 2005-08-31 | 2017-03-14 | Ethicon Endo-Surgery, Llc | Stapling assembly for forming different formed staple heights |
| US9844368B2 (en) | 2013-04-16 | 2017-12-19 | Ethicon Llc | Surgical system comprising first and second drive systems |
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