JPS58203532A - タイミングパルス発生回路 - Google Patents
タイミングパルス発生回路Info
- Publication number
- JPS58203532A JPS58203532A JP57085975A JP8597582A JPS58203532A JP S58203532 A JPS58203532 A JP S58203532A JP 57085975 A JP57085975 A JP 57085975A JP 8597582 A JP8597582 A JP 8597582A JP S58203532 A JPS58203532 A JP S58203532A
- Authority
- JP
- Japan
- Prior art keywords
- timing
- ffs
- outputs
- gates
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Executing Machine-Instructions (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明にタイミングパルス発生（ｇＪ路、特にマイク
ロコンピュータ（以下マイ；ンと略す）のＶシンサイク
ル発生回路に有効で、タイずングパルスの発生順位の変
更が可能なタイミングパルス発生回路に関する。
ロコンピュータ（以下マイ；ンと略す）のＶシンサイク
ル発生回路に有効で、タイずングパルスの発生順位の変
更が可能なタイミングパルス発生回路に関する。
一般にマイコンにおいて使用される命令は一定の語長で
はなく、１バイト命令、２バイト命令等があり、データ
処理の実行単位でめるマシンサイクルをいくつか経て命
令の実行が完了する。このマシンサイクル数は各命令に
より一様でないため、Ｍ昭５５−９２５４２号にて提案
された情報処理装置のように、同一マシンサイクルでは
同様なデータ処理を実行するように構成し、必要なマシ
ンサイクル信号だけを発生して、命令の実行を完了する
方法が知らｔている。これらの場合マシンサイクルの発
生順位は、命令解読のためのオペレーションコード７エ
ツチサイクル、メモリのリードサイクル、演算サイクル
、メモリのライトサイクルである。しかし、このノー位
は命令によって一様でなく、インテックスアドレシング
のようにアドレスの演舞結果でメモリのアドレスを決足
する命令等、演算サイクルの後にメモリのリードサイク
ルが必資となる命令がめる。従来この伽の命令′ｆｒ：
実現するためＶＣ以下の方法かめった。
はなく、１バイト命令、２バイト命令等があり、データ
処理の実行単位でめるマシンサイクルをいくつか経て命
令の実行が完了する。このマシンサイクル数は各命令に
より一様でないため、Ｍ昭５５−９２５４２号にて提案
された情報処理装置のように、同一マシンサイクルでは
同様なデータ処理を実行するように構成し、必要なマシ
ンサイクル信号だけを発生して、命令の実行を完了する
方法が知らｔている。これらの場合マシンサイクルの発
生順位は、命令解読のためのオペレーションコード７エ
ツチサイクル、メモリのリードサイクル、演算サイクル
、メモリのライトサイクルである。しかし、このノー位
は命令によって一様でなく、インテックスアドレシング
のようにアドレスの演舞結果でメモリのアドレスを決足
する命令等、演算サイクルの後にメモリのリードサイク
ルが必資となる命令がめる。従来この伽の命令′ｆｒ：
実現するためＶＣ以下の方法かめった。
第１は、演算サイクルのあとにもメモリリードサイクル
を設ける方法であり、第２ｒ！演算サイクルのあとのメ
モリライトサイクルでメモリリードを実行する方法であ
る０しかしながら、前記第１の方法は、余分なメモリラ
イトサイクルの発生回路が必要となるためハードウェア
の増大全件う。
を設ける方法であり、第２ｒ！演算サイクルのあとのメ
モリライトサイクルでメモリリードを実行する方法であ
る０しかしながら、前記第１の方法は、余分なメモリラ
イトサイクルの発生回路が必要となるためハードウェア
の増大全件う。
また第２の方法μ、本来メモリライトサイクルであるマ
シンサイクル信号でメモリリード１市１１１４１するこ
とになり、マシンサイクル信号をいろいろな制御系統に
転送したり、栄分な制御回路會必要とし、マシンサイク
ル信号の配線やハードウェアの増大を招くと百５欠点が
あった。
シンサイクル信号でメモリリード１市１１１４１するこ
とになり、マシンサイクル信号をいろいろな制御系統に
転送したり、栄分な制御回路會必要とし、マシンサイク
ル信号の配線やハードウェアの増大を招くと百５欠点が
あった。
この発明の目的は前述の欠点をなくシ、簡単な回路構成
で、特にマイコンの命令実行に有効なマシンサイクルカ
ウンタに使用できるタイばングパルス発生回ｔ６を提供
することである。
で、特にマイコンの命令実行に有効なマシンサイクルカ
ウンタに使用できるタイばングパルス発生回ｔ６を提供
することである。
この発明によれば、値数のタイミングパルスを発生する
タイミングパルス発生回路において、タイミングパルス
発生要求１ｄによりセットされ、それぞわのタイミング
パルスでリセットさｎる７リツプ７０ツグと前記ンリッ
グフロップの出力により４づミンクパルス発生１１位を
制御する第１及び第２の制御回路と、前記制御回路を選
択的に付勢する手段とを備えタイミングパルスの発生１
１位が変更ｕＴ能なタイミングパルス発生回路が侍らね
るＯ 以下この発Ｅ！Ａを図面を用いてその一実施例について
説明する。箪１図はこの発明の一実施例を説明する回ｗ
６接続図で、１１〜１３にセットリセット型７リツグ７
０ツグ（以下Ｆ／′に１と略す）でクロックｙに同期し
て出力さｎる。１４及び１５μオアゲート、１６〜１９
にアンドゲートである００１１はタイミング発生顧位変
更貴求信号であり、ＣＩ２〜０１４はタイミング信号Ｍ
２〜Ｍ４の発生要求１ｄ号である。第２図及び第３図は
第１図の動作に説明するためのタイムチャートである○
まず第２図伊用いて第１図の回路の動作ｔ−祝説明る。
タイミングパルス発生回路において、タイミングパルス
発生要求１ｄによりセットされ、それぞわのタイミング
パルスでリセットさｎる７リツプ７０ツグと前記ンリッ
グフロップの出力により４づミンクパルス発生１１位を
制御する第１及び第２の制御回路と、前記制御回路を選
択的に付勢する手段とを備えタイミングパルスの発生１
１位が変更ｕＴ能なタイミングパルス発生回路が侍らね
るＯ 以下この発Ｅ！Ａを図面を用いてその一実施例について
説明する。箪１図はこの発明の一実施例を説明する回ｗ
６接続図で、１１〜１３にセットリセット型７リツグ７
０ツグ（以下Ｆ／′に１と略す）でクロックｙに同期し
て出力さｎる。１４及び１５μオアゲート、１６〜１９
にアンドゲートである００１１はタイミング発生顧位変
更貴求信号であり、ＣＩ２〜０１４はタイミング信号Ｍ
２〜Ｍ４の発生要求１ｄ号である。第２図及び第３図は
第１図の動作に説明するためのタイムチャートである○
まず第２図伊用いて第１図の回路の動作ｔ−祝説明る。
タイずング発生賛氷悟号Ｃ１２〜Ｃ１４がＭｌのタイば
ンクで耐地″″１”（以下単に１′１”と百う）になる
と１；／ｋ・１１〜１３かセットさねクロックｆに同期
してＱ出力は″１＃、Ｑ出力は処理″″０”（以下単に
１０″と言う。）となるＯここでタイミング発生順位変
更要求信号ｅｌｌに″０”であるため、オアゲート１４
ｔ’Ｘ″１′となり、タイミング信号Ｍ１の次にＭ２が
出力される。タイミング信号Ｍ２の出力中はＦ７Ｈ゛１
１のＱ出力が１０＃であるための他のタイぐング信号に
全て′０＃となる。一方”＞Ｆｌ １１１、！Ｊ上セツ
ト力にｔｆ’Ｘ、Ｍ２が入力さねているため、タイばン
グ信号Ｍ２が＠ｌ”になると、次のクロックダに同期し
てＱ出力が“０”、Ｑ出力が′１＃となり、Ｍ３が出力
される。
ンクで耐地″″１”（以下単に１′１”と百う）になる
と１；／ｋ・１１〜１３かセットさねクロックｆに同期
してＱ出力は″１＃、Ｑ出力は処理″″０”（以下単に
１０″と言う。）となるＯここでタイミング発生順位変
更要求信号ｅｌｌに″０”であるため、オアゲート１４
ｔ’Ｘ″１′となり、タイミング信号Ｍ１の次にＭ２が
出力される。タイミング信号Ｍ２の出力中はＦ７Ｈ゛１
１のＱ出力が１０＃であるための他のタイぐング信号に
全て′０＃となる。一方”＞Ｆｌ １１１、！Ｊ上セツ
ト力にｔｆ’Ｘ、Ｍ２が入力さねているため、タイばン
グ信号Ｍ２が＠ｌ”になると、次のクロックダに同期し
てＱ出力が“０”、Ｑ出力が′１＃となり、Ｍ３が出力
される。
同様ＫＭ４が出力され、全てのし乍がリセットされると
Ｍｌが出力される。以上のようにタイピング発生順は、
＋ｖｉｌ、Ｍ２１Ｍ３１Ｍ４− Ｍｌとなる。次に第３
図のタイムチャートを用いて駁明する。タイミング発生
要求信号Ｃ’１２及びＣ１３がＭｌのタイミングで１１
”となり ”ｙＦｌ １及びにＡ・１２がセットさねク
ロックｙに＋５１期してＱ出力＠１”、Ｑ出力は１０”
となる０ここでタイゼング発生順位変更賛求１ｇ号Ｃ１
１が＠１”であるため、オアゲート１５が１１”となり
、タイずング信号Ｍ１の次にＭ３が出力される。またタ
イミングＭ３の期間はオアゲート１４が＠０”であるた
めＭ２は＠０”のままである。次にタイミング信号Ｍ３
が１”になると、次のクロツクダに同期してＱ出力が１
０”、Ｑ出力が１１”となり、・ｄ２が出力される。
Ｆ７１１３はセットされていないためタイばング信号Ｍ
４は出力されず、Ｍ２の次にＭｌが出力される。以上の
ようにタイばング発生１−はｓ Ｍ １ ＊ Ｍ Ｌ
Ｍ ２＊ Ｍ １とな９、Ｍ２とＭ３の発生順が変更さ
れる０ この発明をマイコン等の情報処理装置のマシンサイクル
カウンタとして用いる礒合、Ｍｌ〜Ｍ４ヶそれぞれ、オ
ペコード７エツチサイクル、メモリリードサイクル、演
算サイクル、メモリライトサイクルに対応させる。この
ように割付けることにより、例えはメモリの内容と汎用
レジスタの内容との演算結果をメモリに転送する命令の
場合は、Ｍ １ ＝ｔｄ ４のｊ−にタイミング信号を
発生させる。
Ｍｌが出力される。以上のようにタイピング発生順は、
＋ｖｉｌ、Ｍ２１Ｍ３１Ｍ４− Ｍｌとなる。次に第３
図のタイムチャートを用いて駁明する。タイミング発生
要求信号Ｃ’１２及びＣ１３がＭｌのタイミングで１１
”となり ”ｙＦｌ １及びにＡ・１２がセットさねク
ロックｙに＋５１期してＱ出力＠１”、Ｑ出力は１０”
となる０ここでタイゼング発生順位変更賛求１ｇ号Ｃ１
１が＠１”であるため、オアゲート１５が１１”となり
、タイずング信号Ｍ１の次にＭ３が出力される。またタ
イミングＭ３の期間はオアゲート１４が＠０”であるた
めＭ２は＠０”のままである。次にタイミング信号Ｍ３
が１”になると、次のクロツクダに同期してＱ出力が１
０”、Ｑ出力が１１”となり、・ｄ２が出力される。
Ｆ７１１３はセットされていないためタイばング信号Ｍ
４は出力されず、Ｍ２の次にＭｌが出力される。以上の
ようにタイばング発生１−はｓ Ｍ １ ＊ Ｍ Ｌ
Ｍ ２＊ Ｍ １とな９、Ｍ２とＭ３の発生順が変更さ
れる０ この発明をマイコン等の情報処理装置のマシンサイクル
カウンタとして用いる礒合、Ｍｌ〜Ｍ４ヶそれぞれ、オ
ペコード７エツチサイクル、メモリリードサイクル、演
算サイクル、メモリライトサイクルに対応させる。この
ように割付けることにより、例えはメモリの内容と汎用
レジスタの内容との演算結果をメモリに転送する命令の
場合は、Ｍ １ ＝ｔｄ ４のｊ−にタイミング信号を
発生させる。
マタインデックスアドレシングのようなアドレス演算を
伴う釦令の場合は、メモＩＪ リードサイクルＭ２と演
算サイクルＭ３の発生順を変更すわばよいため、演算サ
イクルＭ３とメモリライトサイクルＭ４の間に余分なメ
モ１７ ＋７−とサイクル発生のためのハードウェア全
役ける必埜がなく、また本来メモリライトサイクルに割
付けら１１ ｆｃＭ ４タイミングでメモリリードを実
施するような制御回路や、その制御回路へのマシンサイ
クル１ｇ号の配−が不要となるため非常に有効である。
伴う釦令の場合は、メモＩＪ リードサイクルＭ２と演
算サイクルＭ３の発生順を変更すわばよいため、演算サ
イクルＭ３とメモリライトサイクルＭ４の間に余分なメ
モ１７ ＋７−とサイクル発生のためのハードウェア全
役ける必埜がなく、また本来メモリライトサイクルに割
付けら１１ ｆｃＭ ４タイミングでメモリリードを実
施するような制御回路や、その制御回路へのマシンサイ
クル１ｇ号の配−が不要となるため非常に有効である。
第１図はこの発明の一実施例ケ示す回路図であり、第２
図及び第３図は第１図の回路動作全説明するためのタイ
ムチャートである。 １１〜１３・・・・・・７リツグ７０ツグ、１４．１５
・・・・・・オアゲート、１６〜１９・旧・・アンドゲ
ート。 ：・：・ ＣＩｌ〜Ｃ１４・・・・旧・・制御ＩＢ号、ｊｌ°°゛
°°°クロック・第１図 ＣＩ４ ″ 第２図 φ 第３図
図及び第３図は第１図の回路動作全説明するためのタイ
ムチャートである。 １１〜１３・・・・・・７リツグ７０ツグ、１４．１５
・・・・・・オアゲート、１６〜１９・旧・・アンドゲ
ート。 ：・：・ ＣＩｌ〜Ｃ１４・・・・旧・・制御ＩＢ号、ｊｌ°°゛
°°°クロック・第１図 ＣＩ４ ″ 第２図 φ 第３図
Claims (1)
- 複数のタイずングパルスを発生するタイミングパルス発
生回路において、タイゼングノくルス発生要求信号によ
りセットされ、各々のタイミングノくルスでリセットさ
れる７リツプフロツプと前記フリラグフロックの出力に
よジタイずングパルス発生順位を制御する第１及び第２
の制御回路と、前記制御回路を選択的に付勢する手段と
を備えたことを特徴とするタイミングパルス発生間ＩＮ
ｒ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085975A JPS58203532A (ja) | 1982-05-21 | 1982-05-21 | タイミングパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57085975A JPS58203532A (ja) | 1982-05-21 | 1982-05-21 | タイミングパルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58203532A true JPS58203532A (ja) | 1983-11-28 |
| JPH0158528B2 JPH0158528B2 (ja) | 1989-12-12 |
Family
ID=13873709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57085975A Granted JPS58203532A (ja) | 1982-05-21 | 1982-05-21 | タイミングパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58203532A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412656A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Sequence control circuit |
-
1982
- 1982-05-21 JP JP57085975A patent/JPS58203532A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5412656A (en) * | 1977-06-30 | 1979-01-30 | Toshiba Corp | Sequence control circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0158528B2 (ja) | 1989-12-12 |
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