JPS58207143A - 並列処理制御回路 - Google Patents
並列処理制御回路Info
- Publication number
- JPS58207143A JPS58207143A JP57090103A JP9010382A JPS58207143A JP S58207143 A JPS58207143 A JP S58207143A JP 57090103 A JP57090103 A JP 57090103A JP 9010382 A JP9010382 A JP 9010382A JP S58207143 A JPS58207143 A JP S58207143A
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- JP
- Japan
- Prior art keywords
- service
- storage device
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer And Data Communications (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
不発８ｊ３はある種のサービス情報が独立に複数個発生
し、それ等を並列に処理する為に必要な制御回路に関す
る。 従来、高速性を必要としｔ；い並列処理は、グロセ、ツ
サ形式の汎用制御回路によって行われている。 又、高速性を要するものでは専用のワイア・ロジックに
て行われている。 従来のワイア・ロジックは複雑かつ汎用性がない。 本発明の目的は、複数個のサービス請求が非同期に発住
し、その処理内容が高速性を必要とし、従来の汎用型プ
ロセッサでは処理できないサービスを実行でき、かつ従
来のワ・１ア・ロジックでは複雑な制御回路とカシ、又
回路きぼも大きくカシ、かつ汎用性に欠けるという欠点
を除く為、独特なメモリアクセス方によって汎用的な制
御回路を提供する事である。 本発明はサービス・スロットを規定する計ｆ２器（１）
と、この計数器で番地を指定され、サービス情報を保持
している記憶装置（４）の番地を保持している記憶装置
（２）とこの記憶装置の内容を読み出１記憶装置（４）
をアクセスする為の番地を保持するレジスタ（８）と記
憶装置（４）から読み出されたサービス情報を保持する
レジスタ（５）と、サービス・シーケンスを保持する記
憶装置（６）よ多構成される。 本発明による並列処理制御回路の実施例をｎ個の異速度
の高速の情報源（端末）を収容し、これ笠の情報をさら
に超高速の回線に分割送出するデータ送信制御装置に適
用した例を示す。この動作を示すタイムチャートを第２
図に示す。送達先アドレス転送モード（０）のサービス
・サイクルのｉチャンネルは、マシンステート１におい
て記憶装置２からレジスタ３へ〔（）−゛になる値がフ
ェッチされる。 （
し、それ等を並列に処理する為に必要な制御回路に関す
る。 従来、高速性を必要としｔ；い並列処理は、グロセ、ツ
サ形式の汎用制御回路によって行われている。 又、高速性を要するものでは専用のワイア・ロジックに
て行われている。 従来のワイア・ロジックは複雑かつ汎用性がない。 本発明の目的は、複数個のサービス請求が非同期に発住
し、その処理内容が高速性を必要とし、従来の汎用型プ
ロセッサでは処理できないサービスを実行でき、かつ従
来のワ・１ア・ロジックでは複雑な制御回路とカシ、又
回路きぼも大きくカシ、かつ汎用性に欠けるという欠点
を除く為、独特なメモリアクセス方によって汎用的な制
御回路を提供する事である。 本発明はサービス・スロットを規定する計ｆ２器（１）
と、この計数器で番地を指定され、サービス情報を保持
している記憶装置（４）の番地を保持している記憶装置
（２）とこの記憶装置の内容を読み出１記憶装置（４）
をアクセスする為の番地を保持するレジスタ（８）と記
憶装置（４）から読み出されたサービス情報を保持する
レジスタ（５）と、サービス・シーケンスを保持する記
憶装置（６）よ多構成される。 本発明による並列処理制御回路の実施例をｎ個の異速度
の高速の情報源（端末）を収容し、これ笠の情報をさら
に超高速の回線に分割送出するデータ送信制御装置に適
用した例を示す。この動作を示すタイムチャートを第２
図に示す。送達先アドレス転送モード（０）のサービス
・サイクルのｉチャンネルは、マシンステート１におい
て記憶装置２からレジスタ３へ〔（）−゛になる値がフ
ェッチされる。 （
〔０〕は送達先アドレスが各サービスチャンネル毎に
格納されているメモリブロックである。ｋは計数器１に
登録されたサービスｃｈの情報が登録されている５記憶
装置４のブロック内番地である。）次のステート２では
〔のｋで指定された記憶装置４内のサービス情報（つ′
−１シチャンネル１の送達先アドレス）がレジスタ５に
フェッチされると同時に、次のサイクルで使用の送達先
チャンネルＮＯ情報の格納されている記憶装置４のブロ
ック番号〔１〕（これは記憶装置６の出力である。）が
メモリ装置２のＡ部に格納される。この時の記憶装置２
０番地は計数器１が示す１でおる。次のステート３では
レジスタ５情報ｔ〔送達先アドレス〕が送信メモリに転
送される。以下同様に次のサイクルで送達光チャンネル
アドレスが転送さｎ１又、次のサイクルではＤＭＡ転送
が行われ、最後にＦ Ｃ８付加転送が行われサービスを
終了する。次に本方式の特徴の一つであるサービス終了
時の操作について説明する。１０巾−一ビスが終了する
と計数器１の計微サイクル１仁１〜（ｎ−１）となる。 又メモリ装置２のＩｌ書地の内容λ（ｎを、メモリ装置
２の！番地に転送する。この２つの操作に２つてｉザー
ビス終了後の（ｎｌ ）個のサービスが矛盾なく実行さ
れる。 実施例にて示した様に本回路においては、サービス終了
時にメモリ装置２内での（ｊ＋ｘ）番地からｎ＠地まで
の内容のブロック・シフト転送が不要、又、メモリ装駄
４円での各ブロックの各々１１１：１ （ｉ＋ｘ ）番地からｎ番地までの内拌のブロックシフ
ト転送が不要となり、この穢能は閤速並をも処理に２い
て多大な利点をもたらす。又本方式は大部分がレジスタ
と記憶装置とで構成されているので、従来のワイアード
・ロジックに比べて非常に簡単である。又、記憶装置が
ランダム・アクセス・メモリであるのでサービスに必要
な情報をこの記憶装置に書き込む事によって、任意のサ
ービスに対処出来るという汎用性も有する。
格納されているメモリブロックである。ｋは計数器１に
登録されたサービスｃｈの情報が登録されている５記憶
装置４のブロック内番地である。）次のステート２では
〔のｋで指定された記憶装置４内のサービス情報（つ′
−１シチャンネル１の送達先アドレス）がレジスタ５に
フェッチされると同時に、次のサイクルで使用の送達先
チャンネルＮＯ情報の格納されている記憶装置４のブロ
ック番号〔１〕（これは記憶装置６の出力である。）が
メモリ装置２のＡ部に格納される。この時の記憶装置２
０番地は計数器１が示す１でおる。次のステート３では
レジスタ５情報ｔ〔送達先アドレス〕が送信メモリに転
送される。以下同様に次のサイクルで送達光チャンネル
アドレスが転送さｎ１又、次のサイクルではＤＭＡ転送
が行われ、最後にＦ Ｃ８付加転送が行われサービスを
終了する。次に本方式の特徴の一つであるサービス終了
時の操作について説明する。１０巾−一ビスが終了する
と計数器１の計微サイクル１仁１〜（ｎ−１）となる。 又メモリ装置２のＩｌ書地の内容λ（ｎを、メモリ装置
２の！番地に転送する。この２つの操作に２つてｉザー
ビス終了後の（ｎｌ ）個のサービスが矛盾なく実行さ
れる。 実施例にて示した様に本回路においては、サービス終了
時にメモリ装置２内での（ｊ＋ｘ）番地からｎ＠地まで
の内容のブロック・シフト転送が不要、又、メモリ装駄
４円での各ブロックの各々１１１：１ （ｉ＋ｘ ）番地からｎ番地までの内拌のブロックシフ
ト転送が不要となり、この穢能は閤速並をも処理に２い
て多大な利点をもたらす。又本方式は大部分がレジスタ
と記憶装置とで構成されているので、従来のワイアード
・ロジックに比べて非常に簡単である。又、記憶装置が
ランダム・アクセス・メモリであるのでサービスに必要
な情報をこの記憶装置に書き込む事によって、任意のサ
ービスに対処出来るという汎用性も有する。
第１図は本発明の実施例のブロック構成図である。第２
図は本発明の実施例の動作を示すタイムチャートである
。 ｌ・・・・・・計数器、２・・・・・・記憶装置、３・
・・・・・レジスタ、４・・・・・・記憶装置、５・・
・・・・レジスタ、６・・・・・・記憶装置。 代理人 弁理士 内 原 −°′日＼
図は本発明の実施例の動作を示すタイムチャートである
。 ｌ・・・・・・計数器、２・・・・・・記憶装置、３・
・・・・・レジスタ、４・・・・・・記憶装置、５・・
・・・・レジスタ、６・・・・・・記憶装置。 代理人 弁理士 内 原 −°′日＼
Claims (1)
- サービス・スロットを規定する計数器とサービス情報フ
ェッチ用アドレスを格納する為の第一の記憶装置とこの
アドレスを保持するレジスタとサービス毎の各種情報を
格納する第二の記憶装置とサービス情報を保持するレジ
スタとサービス・シーケンスを規定するシーケンス用記
憶装置を有する並列処理制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090103A JPS58207143A (ja) | 1982-05-27 | 1982-05-27 | 並列処理制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57090103A JPS58207143A (ja) | 1982-05-27 | 1982-05-27 | 並列処理制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58207143A true JPS58207143A (ja) | 1983-12-02 |
Family
ID=13989177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57090103A Pending JPS58207143A (ja) | 1982-05-27 | 1982-05-27 | 並列処理制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58207143A (ja) |
-
1982
- 1982-05-27 JP JP57090103A patent/JPS58207143A/ja active Pending
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