JPS58209145A - 集積ｍｏｓ電界効果トランジスタ回路の製造方法 - Google Patents
集積ｍｏｓ電界効果トランジスタ回路の製造方法Info
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- JPS58209145A JPS58209145A JP58082454A JP8245483A JPS58209145A JP S58209145 A JPS58209145 A JP S58209145A JP 58082454 A JP58082454 A JP 58082454A JP 8245483 A JP8245483 A JP 8245483A JP S58209145 A JPS58209145 A JP S58209145A
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- JP
- Japan
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- polysilicon
- metal silicide
- oxide
- silicide layer
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
- H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P50/00—Etching of wafers, substrates or parts of devices
- H10P50/20—Dry etching; Plasma etching; Reactive-ion etching
- H10P50/28—Dry etching; Plasma etching; Reactive-ion etching of insulating materials
- H10P50/282—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials
- H10P50/283—Dry etching; Plasma etching; Reactive-ion etching of insulating materials of inorganic materials by chemical means
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はモリブデン、タングステン、タンタル又はチ
タンのケイ化物から成る構造が補助導体路として使用さ
れる集積ＭＯ８電界効果トランジスタ回路特にＣＭＯ８
−ＰＥＴ回路の製造方法に関する。この方法においては
ポリシリコン層が完成し、能動ＭＯＢ領域が作られ、絶
縁分離酸化層が設けられ、能動ＭＯ８区域とポリシリコ
ン区域この接触孔を通して金属ケイ化物層への直接接触
と金属導体路への間接接触がきのこ形接点を通して作ら
れる。更に金属ケイ化物層と金属導体路の間の中間酸化
層としてリンを含む酸化ケイ素層が設けられ、金桝ケイ
化物層の構造形成は中間酸化層として作用するリン酸塩
ガラス層の流動化に際して回路の露出したｐ＋ドープ区
域が金属ケイ化物層で覆われているようにして実施する
。
タンのケイ化物から成る構造が補助導体路として使用さ
れる集積ＭＯ８電界効果トランジスタ回路特にＣＭＯ８
−ＰＥＴ回路の製造方法に関する。この方法においては
ポリシリコン層が完成し、能動ＭＯＢ領域が作られ、絶
縁分離酸化層が設けられ、能動ＭＯ８区域とポリシリコ
ン区域この接触孔を通して金属ケイ化物層への直接接触
と金属導体路への間接接触がきのこ形接点を通して作ら
れる。更に金属ケイ化物層と金属導体路の間の中間酸化
層としてリンを含む酸化ケイ素層が設けられ、金桝ケイ
化物層の構造形成は中間酸化層として作用するリン酸塩
ガラス層の流動化に際して回路の露出したｐ＋ドープ区
域が金属ケイ化物層で覆われているようにして実施する
。
集積回路の場合構】皆寸法の縮小につれて、実装密度が
配線ラスタと可能な接触様式によって決定される度合が
増大する。
配線ラスタと可能な接触様式によって決定される度合が
増大する。
第二の金属配線面又はケイ化物配線面を設ける ・
ことにより集積回路の実装密度の向上が可能である。ケ
イ化物配線面の場合金属配線面に比べてラスタが小さく
なり接触可能性が大きくなることにより個々の回路ユニ
ットの占有場所の縮小に適している。
ことにより集積回路の実装密度の向上が可能である。ケ
イ化物配線面の場合金属配線面に比べてラスタが小さく
なり接触可能性が大きくなることにより個々の回路ユニ
ットの占有場所の縮小に適している。
実装密度のこれ以上の向上は接触部を重ね合わせること
によって達成される。（Ｉ ＢＭ Ｔｅｃｈｎｉ −ｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、 ｖ
ｏｌ、１７．Ａ９ 。
によって達成される。（Ｉ ＢＭ Ｔｅｃｈｎｉ −ｃ
ａｌ Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、 ｖ
ｏｌ、１７．Ａ９ 。
２８０２．１９７５）ｎ”−シリコン上に重ね合せ接触
を作ることは熱酸化によって基板表面に作られたフィー
ルド酸化膜区域の縁端に短絡が生ずる危険かあるため問
題である。更に付加結線面の形成のため一般に二図の写
真蝕刻過程を追加する必要がありそれによって欠陥密度
が高くなる。
を作ることは熱酸化によって基板表面に作られたフィー
ルド酸化膜区域の縁端に短絡が生ずる危険かあるため問
題である。更に付加結線面の形成のため一般に二図の写
真蝕刻過程を追加する必要がありそれによって欠陥密度
が高くなる。
ケイ化物のきのこ形接触部の製法は公知であり、この方
法によって回り込み腐蝕が少ない接触孔が作られる。中
間酸化膜として使用されるリンガラス層の存在により流
動化に際して接触部内のケイ化物中間層のため接触孔が
丸くなるがその際回路のｐ＋ ドープ区域が露出するこ
とはない。
法によって回り込み腐蝕が少ない接触孔が作られる。中
間酸化膜として使用されるリンガラス層の存在により流
動化に際して接触部内のケイ化物中間層のため接触孔が
丸くなるがその際回路のｐ＋ ドープ区域が露出するこ
とはない。
この発明の基本的な目的はケイ化物配線層とケイ化物き
のこ形接触を使用することの利点と重なり合った接触を
使用することの利点を組み合わせ、それによって集積回
路の実装密度を更に高めることである。更にケイ化物配
線層の使用のドに重なり合った接触部の製作がＭ ＯＳ
回路の製作過程（・（おいてできるだけ僅かな追加工程
をもって可能となるようにすることもこの発明の目的で
ある。
のこ形接触を使用することの利点と重なり合った接触を
使用することの利点を組み合わせ、それによって集積回
路の実装密度を更に高めることである。更にケイ化物配
線層の使用のドに重なり合った接触部の製作がＭ ＯＳ
回路の製作過程（・（おいてできるだけ僅かな追加工程
をもって可能となるようにすることもこの発明の目的で
ある。
これらの目的は冒頭に挙げた方法においてポリシリコン
層とケイ化物層の間の絶縁分、ボを層として主として酸
化ケイ素から成る層を基板のト°−ブ領域上に形成され
た酸化膜を全面的に除去した後に設け、この層の性質を
能動ＭＯ８区域とポリシリコン区域への接触孔をエッチ
する際基板内の能動領域を分離する熱酸化層とポリノリ
コン層と基板自体との間に高度の選択性が生ずるものと
することによって達１戊される。
層とケイ化物層の間の絶縁分、ボを層として主として酸
化ケイ素から成る層を基板のト°−ブ領域上に形成され
た酸化膜を全面的に除去した後に設け、この層の性質を
能動ＭＯ８区域とポリシリコン区域への接触孔をエッチ
する際基板内の能動領域を分離する熱酸化層とポリノリ
コン層と基板自体との間に高度の選択性が生ずるものと
することによって達１戊される。
１００ Ｐａ以下の圧力、３００℃から４５ Ｑ ℃の
間の鍋Ｉｙで作られた５ＩＯ２層（これは低圧・低温酸
化物と呼ばれている）を絶縁分離、層とし、フッ化水素
酸（ＨＦ ）−フッ化アンモニウム（Ｎ ｌ−１４１”
）混合液を腐蝕液とすることもこの発明の枠内１であ
る。
間の鍋Ｉｙで作られた５ＩＯ２層（これは低圧・低温酸
化物と呼ばれている）を絶縁分離、層とし、フッ化水素
酸（ＨＦ ）−フッ化アンモニウム（Ｎ ｌ−１４１”
）混合液を腐蝕液とすることもこの発明の枠内１であ
る。
この発明の思想を更に発展させると５ｉ０２層に８％以
下のリンを含ませ、腐蝕液はｌ（Ｆ対Ｎ１（４Ｆ’混合
比を７：１とする。
下のリンを含ませ、腐蝕液はｌ（Ｆ対Ｎ１（４Ｆ’混合
比を７：１とする。
この発明の方法においては上記の絶縁分離層を通してフ
ィールド酸化膜（、ＬＯＣＯ８）又はポリシリコン層の
縁端部に重なり合う接触孔が蝕刻される。
ィールド酸化膜（、ＬＯＣＯ８）又はポリシリコン層の
縁端部に重なり合う接触孔が蝕刻される。
この場合基板短絡が効果的に防止されるだめの前提条件
は熱酸化５ｉｎ２とシリコンの間に高い選択性が生ずる
ような絶縁層と腐蝕剤の組合せが使用されることである
。低圧・低温で作られリンを含む８１０２層と混合比７
：１のＨＦ／ＮＨ４Ｆ混合腐蝕液の組合せはこの条件を
満たしている。
は熱酸化５ｉｎ２とシリコンの間に高い選択性が生ずる
ような絶縁層と腐蝕剤の組合せが使用されることである
。低圧・低温で作られリンを含む８１０２層と混合比７
：１のＨＦ／ＮＨ４Ｆ混合腐蝕液の組合せはこの条件を
満たしている。
この発明による製造方法の三つの段階においての構造を
示した第１図乃至第３図とｎチャイ、ルＭＯ８）ランジ
スタに対する実施例によってとの発明を更に詳細尾説明
する。
示した第１図乃至第３図とｎチャイ、ルＭＯ８）ランジ
スタに対する実施例によってとの発明を更に詳細尾説明
する。
第１図：ｎチャネルＭＯ８ＦＥＴの製作は次のように進
められる。（１００）面を表面とするｐドープ・シリコ
ン単結晶基板１（比抵抗２乃至５０Ωｍ）をＬＯＣＯ８
技術によりフィールド・イオン注入後フィールド酸化嘆
区域２（厚さｄ。、−７００ｎｍ）と酸化膜なしの能動
区域とを区画する。
められる。（１００）面を表面とするｐドープ・シリコ
ン単結晶基板１（比抵抗２乃至５０Ωｍ）をＬＯＣＯ８
技術によりフィールド・イオン注入後フィールド酸化嘆
区域２（厚さｄ。、−７００ｎｍ）と酸化膜なしの能動
区域とを区画する。
表面を酸化して能動区域上に厚さ４Ｑｎｍのゲート酸化
膜３を形成させる。そのＩＫＣν■）法により厚さ５０
０ｎｍのポリノリコン層４を全面的に＋ 析出させ、ｎ 型にドープした後この層に構造を作る。
膜３を形成させる。そのＩＫＣν■）法により厚さ５０
０ｎｍのポリノリコン層４を全面的に＋ 析出させ、ｎ 型にドープした後この層に構造を作る。
続いてヒ素イオンを注入してｎ＋ドープ領域５を作る。
ここでこの発明による第一段階処理を実施し、基板表面
に存在する厚さ４０ｎｍの酸化膜を全面的に除去する。
に存在する厚さ４０ｎｍの酸化膜を全面的に除去する。
これによって第１図に示した断面構造となる。
第２図：デバイスの全面に４係のリンを含む厚さ５００
ｎ ｎノ５ｉ０２層６を温度４３０°０、圧力２７Ｐ
ａでガス相から析出させる。この絶縁分離層６にケイ化
タンタル・ポリシリコン層７に対する例えばケイ化タン
タルから成る接続部１１とｎ＋型ケイ化タンタル部分１
０のだめの接触孔の外アルミニウム・シリコン導体路１
２（第３図に示す）のきのこ形接触のだめの接触孔を明
ける。この接触孔蝕刻に際してはこの発明により例えば
Ｉ−Ｉ Ｆ（４９％）とＮＨ４Ｆ（４０チ）の７：１混
合液がエツチング液として使用され、熱酸化膜に対する
腐蝕速度比が３乃至７となるように調整さｔする０従っ
てリン含イｊ量８％のＳｉＯ□層は熱酸化膜（フィール
ド酸化膜２）に比べて７倍の速度でエッチされる。第一
接触孔の形成後ケイ化タンタルの第二導体路１１を２０
０乃至５００ｎｍの厚さに析出させ、総ての接触部（７
，，１’０）の上にそれからはみ出した大きさのケイ化
タンタル部分（きのこ形接続部）が残るように構造を作
る。この構造は第２図に示されている０９として示され
ている部分はこの発明の方法によって作られる埋込み接
触部である。第２図から分るようにこの発明による重な
り合った接触部の使用によって占有面積の明白な縮小が
達成される。
ｎ ｎノ５ｉ０２層６を温度４３０°０、圧力２７Ｐ
ａでガス相から析出させる。この絶縁分離層６にケイ化
タンタル・ポリシリコン層７に対する例えばケイ化タン
タルから成る接続部１１とｎ＋型ケイ化タンタル部分１
０のだめの接触孔の外アルミニウム・シリコン導体路１
２（第３図に示す）のきのこ形接触のだめの接触孔を明
ける。この接触孔蝕刻に際してはこの発明により例えば
Ｉ−Ｉ Ｆ（４９％）とＮＨ４Ｆ（４０チ）の７：１混
合液がエツチング液として使用され、熱酸化膜に対する
腐蝕速度比が３乃至７となるように調整さｔする０従っ
てリン含イｊ量８％のＳｉＯ□層は熱酸化膜（フィール
ド酸化膜２）に比べて７倍の速度でエッチされる。第一
接触孔の形成後ケイ化タンタルの第二導体路１１を２０
０乃至５００ｎｍの厚さに析出させ、総ての接触部（７
，，１’０）の上にそれからはみ出した大きさのケイ化
タンタル部分（きのこ形接続部）が残るように構造を作
る。この構造は第２図に示されている０９として示され
ている部分はこの発明の方法によって作られる埋込み接
触部である。第２図から分るようにこの発明による重な
り合った接触部の使用によって占有面積の明白な縮小が
達成される。
第３図ニリン含有量４％のリンケイ酸ガラスから成る中
間酸化膜を５００ｎｍから１５００層ｍの範囲の厚さに
ガス相から析出させ、アルミニウム／ケイ素導体路１２
とケイ化タンタル層１１の間の接触１４に対する第二接
触孔を蝕刻する。伏いて含リンガラス層を流動化して接
触孔区域に丸味を持たせ、ＣＭ ＯＳ回路のｐチャイ、
ルトランジスタのρ１領域がその上にあるケイ化タンタ
ル層１１によってマスクされるよつにする。この構造形
成は第３図に示されていない。ゲート酸化膜３、絶縁分
離酸化膜６および中間酸化物層は図を見易くするため全
部まとめて１３として示されている。最後にアルミニウ
ム・シリコンから成る導体路１２が作られる。
間酸化膜を５００ｎｍから１５００層ｍの範囲の厚さに
ガス相から析出させ、アルミニウム／ケイ素導体路１２
とケイ化タンタル層１１の間の接触１４に対する第二接
触孔を蝕刻する。伏いて含リンガラス層を流動化して接
触孔区域に丸味を持たせ、ＣＭ ＯＳ回路のｐチャイ、
ルトランジスタのρ１領域がその上にあるケイ化タンタ
ル層１１によってマスクされるよつにする。この構造形
成は第３図に示されていない。ゲート酸化膜３、絶縁分
離酸化膜６および中間酸化物層は図を見易くするため全
部まとめて１３として示されている。最後にアルミニウ
ム・シリコンから成る導体路１２が作られる。
上記の工程（でよれば第二配線面が持つ一般的の長所の
外に第２図から分るように公知の埋込み接触に比べて占
有面積が小さいポリシリコン・拡散接触が作られる。
外に第２図から分るように公知の埋込み接触に比べて占
有面積が小さいポリシリコン・拡散接触が作られる。
ケイ化物結合を使用することによりポリシリコン層から
ｎ＋ドープ・シリコンだけではなくｐ＋ドープφシリコ
ンへの接触形成が可能となる。これによって０ＭＯ８の
設計に新しい路が開かれる。
ｎ＋ドープ・シリコンだけではなくｐ＋ドープφシリコ
ンへの接触形成が可能となる。これによって０ＭＯ８の
設計に新しい路が開かれる。
埋込み接触用のマスクを必要としなくなるため追加配線
層の形成に必要なフォトリソグラフィ過程は最高１回で
ある。埋込み接触とスイッチ付キャパンクを含む０ＭＯ
８製造過程ではケイ化物が同時にスイッチ付キャパンタ
の電極として使用されるからフォトリソグラフィ工程を
追加する必要はない。従って実装密度の向上の外第二の
独立した配線面を製造工程の僅かな追加によって実現す
ることができる。
層の形成に必要なフォトリソグラフィ過程は最高１回で
ある。埋込み接触とスイッチ付キャパンクを含む０ＭＯ
８製造過程ではケイ化物が同時にスイッチ付キャパンタ
の電極として使用されるからフォトリソグラフィ工程を
追加する必要はない。従って実装密度の向上の外第二の
独立した配線面を製造工程の僅かな追加によって実現す
ることができる。
第４図にＮＭＯＳインバータのレイアウトを１０００倍
の拡大率で示す。各部分には第１図乃至第３図と同じ番
号がつけである。この発明による各部分のレイアウトの
利点は左側と右側のケイ化物接触（１０，１１，１２，
１４）が互に重なり合って占有面積を縮小し、更に新に
ポリシリコン・拡散接触（４＋ ９１ ｔ １１５ ）
が両方のゲートの間に置かれて空乏型トランジスタ（左
側の区域４）の自己整合特性が失われることなく占有面
積を縮小していることである、
の拡大率で示す。各部分には第１図乃至第３図と同じ番
号がつけである。この発明による各部分のレイアウトの
利点は左側と右側のケイ化物接触（１０，１１，１２，
１４）が互に重なり合って占有面積を縮小し、更に新に
ポリシリコン・拡散接触（４＋ ９１ ｔ １１５ ）
が両方のゲートの間に置かれて空乏型トランジスタ（左
側の区域４）の自己整合特性が失われることなく占有面
積を縮小していることである、
Claims (1)
- 【特許請求の範囲】 １）ポリシリコン層が完成し、能動ＭＯ８領域が作られ
、絶縁分離酸化膜が設けられ、この酸化膜に能動ＭＯ８
領域とポリシリコン層区域に対する接触形成のだめの接
触孔が作られた後に、補助導体路となる金属ケイ化物層
が設けられ、金属ケイ化物層と金属導体路の間の中間酸
化物としてリンを含む酸化ケイ素層が使用され金属ケイ
化物層に構造を作る際中間酸化層として作用するリンガ
ラス層を流動化したとき露出ｐ ドープ区域が金属ケイ
化物層で覆われているようにする製造方法において、ポ
リシリコン層とケイ化物層の間の絶縁分離層として主と
して酸化ケイ素から成る層が基板のドープされた領域上
の酸化層を全面的に除去した後に設けられ、この絶縁分
離ｊ−は能動ＭＯ８領域とポリシリコン区域に対する重
なり合った接触孔を蝕刻する際基板上の回路の能動領域
を分離する熱酸化物区域とポリシリコン区域と基板自体
との間にエッチ剤の高い選択性が達成されるように選ば
れていることを特徴とする補助導体路として高融点金属
ケイ化物が使用される集積Ｍ ＯＳ電界効果トランジス
タ回路の製造方法。 ２）１００Ｐａ以下の圧力、３００℃から５００℃の間
の温度において作られた５１０２層がポリシリコン層と
ケイ化物層の間の絶縁分離層として使用されフッ化水素
酸（４９％）−フッ化アンモニウム（４０％）の混合液
がエツチング剤として使用されることを特徴とする特許
請求の範囲第１項記載の方法。 ３）絶縁分離Ｓ ｉ０２層が８チまでのリンを含み、混
合エツチング剤が混合比７：１のＨＦ／ＮＨ，Ｆ混合液
であることを特徴とする特許請求の範囲第２項記載の方
法。 ４） Ｓｉｎ□層の厚さが５Ｑｎｍから５ＱＱｎｍの
間に調整されることを特徴とする特許請求の範囲第１項
乃至第３項の一つに記載の方法。 ５）金属ケイ化物層として厚さが２００ｎｍから５００
ｎｍの間のケイ化タンタル層が使用されることを特徴と
する特許請求の範囲第１項乃至第４項の一つに記載の方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19823218309 DE3218309A1 (de) | 1982-05-14 | 1982-05-14 | Verfahren zum herstellen von integrierten mos-feldeffekttransistoren mit einer aus metallsiliziden bestehenden zusaetzlichen leiterbahnebene |
| DE32183097 | 1982-05-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209145A true JPS58209145A (ja) | 1983-12-06 |
Family
ID=6163676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58082454A Pending JPS58209145A (ja) | 1982-05-14 | 1983-05-11 | 集積ｍｏｓ電界効果トランジスタ回路の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0094559B1 (ja) |
| JP (1) | JPS58209145A (ja) |
| AT (1) | ATE32805T1 (ja) |
| CA (1) | CA1200616A (ja) |
| DE (2) | DE3218309A1 (ja) |
Cited By (1)
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|---|---|---|---|---|
| JPS6037743A (ja) * | 1983-08-11 | 1985-02-27 | Nec Corp | 半導体装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| GB2186423A (en) * | 1985-11-29 | 1987-08-12 | Plessey Co Plc | Integrated circuit transistor and method for producing same |
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| JPS583380B2 (ja) * | 1977-03-04 | 1983-01-21 | 株式会社日立製作所 | 半導体装置とその製造方法 |
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-
1982
- 1982-05-14 DE DE19823218309 patent/DE3218309A1/de not_active Withdrawn
-
1983
- 1983-05-04 EP EP83104402A patent/EP0094559B1/de not_active Expired
- 1983-05-04 AT AT83104402T patent/ATE32805T1/de not_active IP Right Cessation
- 1983-05-04 DE DE8383104402T patent/DE3375860D1/de not_active Expired
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