JPS58209159A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58209159A JPS58209159A JP57091691A JP9169182A JPS58209159A JP S58209159 A JPS58209159 A JP S58209159A JP 57091691 A JP57091691 A JP 57091691A JP 9169182 A JP9169182 A JP 9169182A JP S58209159 A JPS58209159 A JP S58209159A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法の改良に関する。
周器の如く、単結晶絶縁基板例えばサファイア基板上に
シリコン層をエピタキシャル昨長させた、いわゆる５Ｏ
８（Ｓｉｌｉｃｏｎ ｏｎ ５Ａｐｐｈｉｒａ ）基板
上に半導体集積回路を形成した半導体装置においては、
集積回路を形成している各々の半導体素子を互いに電気
的に分離する必要がある。
シリコン層をエピタキシャル昨長させた、いわゆる５Ｏ
８（Ｓｉｌｉｃｏｎ ｏｎ ５Ａｐｐｈｉｒａ ）基板
上に半導体集積回路を形成した半導体装置においては、
集積回路を形成している各々の半導体素子を互いに電気
的に分離する必要がある。
ところで、従来ＳＯ８基板を用いたＳＯ８型ＭＯ８ＬＳ
Ｉは、第１ｆ０）〜（ｅ）に示す如く製造されている。
Ｉは、第１ｆ０）〜（ｅ）に示す如く製造されている。
まず、単結晶絶縁基板例えばサファイア基板１上にシリ
コン層２を成長させ、このシリコン層２上に熱酸化膜、
８１５Ｎ４膜（夫々図示せず）を順次形成する。つづ
いて、常法によ＃）ＳＩ３Ｎ４膜、酸化膜を順次ツクタ
ーニングして素子領域形成予定部上にＳ ｊ ３Ｎ４膜
・母ターフ３、酸化膜パターン４を夫々形成Ｔ）。次に
、とｈらノ４ターンをマスクとして露出したシリコン層
２を厚み方向に半分程工、チンダ液を用いてエツチング
除去する（第１図（ＩＬ）図示）。次に、酸素雰囲気中
で高温長時間の熱処理を行い、露出したシリコン層２領
域＋（フィールド酸化膜５を形成し、その後５１３Ｎ４
＠パターン３、酸化膜パターン４を除去する（第１図（
ｂ）図示）。次いで、熱処理をして酸化膜（図示せず）
を形成した後、不純物ト°−ノ多結晶シリコン層（図示
せず）を１積する。この後２前記多結晶シリコン層のΔ
ターニングを行ってダート電極６を形成し、このｒ −
ト電ＦｆＬ６をマスクとして前記酸化膜をエツチングし
てゲート酸化膜７を形成する。つづいて、？−ト電極６
、フィールド酸化膜５をマスクとしてｎｕ不純物管前記
シリコン＋Ｉ ２にイオン注入してｎ＋型のソース、ド
レイ／領域８，９を形成する。更に、全面にＣＶ’Ｄ
−ａ化膜１０を成長した後、常法によシソース、ドレイ
ン領域８，９に対応するＣＶＤ −酸化膜１０部分の開
孔、金属層の蒸着、／々ターニングを行って、ソース、
ドレイン領＃Ｉ８，９に接続する電極１１．１１を有す
るＳＯＳ型ＭＯ８ＬＳＩを製造する（第１図（ｃ）図示
）。
コン層２を成長させ、このシリコン層２上に熱酸化膜、
８１５Ｎ４膜（夫々図示せず）を順次形成する。つづ
いて、常法によ＃）ＳＩ３Ｎ４膜、酸化膜を順次ツクタ
ーニングして素子領域形成予定部上にＳ ｊ ３Ｎ４膜
・母ターフ３、酸化膜パターン４を夫々形成Ｔ）。次に
、とｈらノ４ターンをマスクとして露出したシリコン層
２を厚み方向に半分程工、チンダ液を用いてエツチング
除去する（第１図（ＩＬ）図示）。次に、酸素雰囲気中
で高温長時間の熱処理を行い、露出したシリコン層２領
域＋（フィールド酸化膜５を形成し、その後５１３Ｎ４
＠パターン３、酸化膜パターン４を除去する（第１図（
ｂ）図示）。次いで、熱処理をして酸化膜（図示せず）
を形成した後、不純物ト°−ノ多結晶シリコン層（図示
せず）を１積する。この後２前記多結晶シリコン層のΔ
ターニングを行ってダート電極６を形成し、このｒ −
ト電ＦｆＬ６をマスクとして前記酸化膜をエツチングし
てゲート酸化膜７を形成する。つづいて、？−ト電極６
、フィールド酸化膜５をマスクとしてｎｕ不純物管前記
シリコン＋Ｉ ２にイオン注入してｎ＋型のソース、ド
レイ／領域８，９を形成する。更に、全面にＣＶ’Ｄ
−ａ化膜１０を成長した後、常法によシソース、ドレイ
ン領域８，９に対応するＣＶＤ −酸化膜１０部分の開
孔、金属層の蒸着、／々ターニングを行って、ソース、
ドレイン領＃Ｉ８，９に接続する電極１１．１１を有す
るＳＯＳ型ＭＯ８ＬＳＩを製造する（第１図（ｃ）図示
）。
しかしながら、前述した製造方法においては。
フィールド虐化膜５の形成に際して熱処理が高温長時間
にわたるため、フィールド酸化膜５がトランクスタ領域
形成予定部まで拡がり（バーズビーク）、素子の高集積
化の妨げとなる。
にわたるため、フィールド酸化膜５がトランクスタ領域
形成予定部まで拡がり（バーズビーク）、素子の高集積
化の妨げとなる。
更に、＠記熱処理に際して、サファイア基板１からシリ
コン層２へｋｌが混入しくオートドーピング）、サファ
イヤ基板ｌとシリコン層２との界面に結晶欠陥が生ずる
。従って、動作時にソース、ドレイン領域８，９間に界
面電流が発生し、誤動作の原因となる。
コン層２へｋｌが混入しくオートドーピング）、サファ
イヤ基板ｌとシリコン層２との界面に結晶欠陥が生ずる
。従って、動作時にソース、ドレイン領域８，９間に界
面電流が発生し、誤動作の原因となる。
本発明は上記事情に鑑みてなされたもので、単結晶絶縁
基板もしくは単結晶基板と単結晶半導体層との界面に生
ずる結晶欠陥に基因する界面リーク電流の発生を減少す
るとともに、素子の高集積化を図った半導体装置の製造
方法を提供することを目的とするものである・ 〔を明の概要〕 本発明は、単結晶絶縁基板もしくは単結晶基板上に単結
晶半導体層をエピタキシャル成長させ、前記単結晶半導
体層上に絶縁膜を形成し、更にこのＩ！縁膜を選択的に
除去して開孔部を設けた後、前記絶縁膜を通し７て前記
単結晶半導体層全面に酸素等の絶縁化する、物質をイオ
ン注入し、熱処理を施して前記開孔部から露出する単結
晶半導体層内部に第１の酸化層を形成するととも（（、
前記絶縁膜下の単結晶半導体層表面に第２の酸化層を形
成し、更に？縁膜下の第２の酸化層を除去することによ
って、前記単結晶絶縁基板（もしくは単結晶基板）上に
前記第１の酸化層で電気的に分離された単結晶半導体層
を形成できると共に、第１の酸化層上に前記単結晶半導
体層に対し電気的に分離された単結晶半導体層を形成で
き、これによシ素子の高集積化を図ったことを骨子とす
る。
基板もしくは単結晶基板と単結晶半導体層との界面に生
ずる結晶欠陥に基因する界面リーク電流の発生を減少す
るとともに、素子の高集積化を図った半導体装置の製造
方法を提供することを目的とするものである・ 〔を明の概要〕 本発明は、単結晶絶縁基板もしくは単結晶基板上に単結
晶半導体層をエピタキシャル成長させ、前記単結晶半導
体層上に絶縁膜を形成し、更にこのＩ！縁膜を選択的に
除去して開孔部を設けた後、前記絶縁膜を通し７て前記
単結晶半導体層全面に酸素等の絶縁化する、物質をイオ
ン注入し、熱処理を施して前記開孔部から露出する単結
晶半導体層内部に第１の酸化層を形成するととも（（、
前記絶縁膜下の単結晶半導体層表面に第２の酸化層を形
成し、更に？縁膜下の第２の酸化層を除去することによ
って、前記単結晶絶縁基板（もしくは単結晶基板）上に
前記第１の酸化層で電気的に分離された単結晶半導体層
を形成できると共に、第１の酸化層上に前記単結晶半導
体層に対し電気的に分離された単結晶半導体層を形成で
き、これによシ素子の高集積化を図ったことを骨子とす
る。
本発明をＳＯ８型ＭＯ８ＬＳＩに適用した場合について
、第２図（亀）〜（１）、第３図に基づいて説明する。
、第２図（亀）〜（１）、第３図に基づいて説明する。
実施例１
〔１〕ｌず、サファイア基板２１上に単結晶シリコン層
２２を厚さ３５００Ｘｓ度エピタキシャル成長させた。
２２を厚さ３５００Ｘｓ度エピタキシャル成長させた。
つづいて、前記単結晶シリコン９２２ 上Ｋ ＣＶＤ
−５１０２膜２３１ｕｇ ２０００Ｘ程度堆積した（第
２図（＆）図示）、次いで、写真蝕刻法によシ前記８１
０２鱒２３を後記筒１の素子領域予定部に対応する部分
のみエツチング除去して開孔部２４を設けた（第２図伽
）ｖ示）。
−５１０２膜２３１ｕｇ ２０００Ｘ程度堆積した（第
２図（＆）図示）、次いで、写真蝕刻法によシ前記８１
０２鱒２３を後記筒１の素子領域予定部に対応する部分
のみエツチング除去して開孔部２４を設けた（第２図伽
）ｖ示）。
〔１１〕 次に、酸素イオンを加速電圧１４０ｋｅＶ
、）’ −Ｘ ｔｌ、 ２ Ｘ １０’ ８／ｃｍ２（
Ｄ条件下で前記５ｔｏ２ｓ ｘ ｓを含む単結晶シリコ
ン層２２全面にイオン注入した後、再度同イオンを加速
電圧１００ ｋｅＶ、ドーズ量１．２Ｘ１０ ／ｃＷ
ｔの条件下でイオン注入した（第３図（１）図示）。こ
の時、酸素イオンの飛程距離は単結晶シリコン層２２中
とＣ■−８１０２膜２３中では略同様である。従って、
第１回目のイオン注入において、開口部２４から霧出す
る単結晶シリコン層２２部分（第１の素子領域予定部）
ではその表面から３５００Ｘの位置２５１にピークをも
つ酸素イオン注入層が形成され、前記ＣＶＤ −５ｉＯ
７膜２３下の単結晶シリコン層２２部分（第２の素子領
域予定部）では該ＣＶＤ −８１０，、、膜２３表面か
ら３５００Ｘ、つｆＤ前前記シリコフコ２２表面ら１５
００λの位置２５２にピークをもつ酸素イオン注入層が
形成される。また、第２回目のイオン注入においては、
前記第１の！子領域予定部ではその表面から２ｓｏｏ＠
の位置２６．ＶＣピークをもつ酸素イオン注入層が形成
され、前記第２の素子領域予定部ではＣｖＤ−８１ｏ２
膜２３表面から２ｓｏｏｌ、つまり前記シリコン層２２
表面から５００Ｘの位ｆ２６２にピークをもつ酸素イオ
ン注入層が形成される。換言すれば、第１の素子領域予
定部では前記シリコン層２２表面から２０００にの位置
の同シリコン層２２内の酸素崖度が略零であり、−力筒
２の素子領域予定部では基板２１とシリコン層２２の界
面から１５００１の位置のシリコン層２２内の酸素濃度
が略零であり、その他のシリコン層２２内の酸素濃度は
約１．Ｘ１０／ｃＩｎである。
、）’ −Ｘ ｔｌ、 ２ Ｘ １０’ ８／ｃｍ２（
Ｄ条件下で前記５ｔｏ２ｓ ｘ ｓを含む単結晶シリコ
ン層２２全面にイオン注入した後、再度同イオンを加速
電圧１００ ｋｅＶ、ドーズ量１．２Ｘ１０ ／ｃＷ
ｔの条件下でイオン注入した（第３図（１）図示）。こ
の時、酸素イオンの飛程距離は単結晶シリコン層２２中
とＣ■−８１０２膜２３中では略同様である。従って、
第１回目のイオン注入において、開口部２４から霧出す
る単結晶シリコン層２２部分（第１の素子領域予定部）
ではその表面から３５００Ｘの位置２５１にピークをも
つ酸素イオン注入層が形成され、前記ＣＶＤ −５ｉＯ
７膜２３下の単結晶シリコン層２２部分（第２の素子領
域予定部）では該ＣＶＤ −８１０，、、膜２３表面か
ら３５００Ｘ、つｆＤ前前記シリコフコ２２表面ら１５
００λの位置２５２にピークをもつ酸素イオン注入層が
形成される。また、第２回目のイオン注入においては、
前記第１の！子領域予定部ではその表面から２ｓｏｏ＠
の位置２６．ＶＣピークをもつ酸素イオン注入層が形成
され、前記第２の素子領域予定部ではＣｖＤ−８１ｏ２
膜２３表面から２ｓｏｏｌ、つまり前記シリコン層２２
表面から５００Ｘの位ｆ２６２にピークをもつ酸素イオ
ン注入層が形成される。換言すれば、第１の素子領域予
定部では前記シリコン層２２表面から２０００にの位置
の同シリコン層２２内の酸素崖度が略零であり、−力筒
２の素子領域予定部では基板２１とシリコン層２２の界
面から１５００１の位置のシリコン層２２内の酸素濃度
が略零であり、その他のシリコン層２２内の酸素濃度は
約１．Ｘ１０／ｃＩｎである。
ＣＩｌｌ ） 次に、ＣＶＤ −Ｓｌ、Ｏ□を除去シ
た（第２図（ｄ）に図示）。つづいて、窒素雰囲気中で
１０００′Ｃ１１時間の熱処理を施した。その結晶、単
結晶シリコン層２２内の酸素イオン注入層が同シリコン
層２２中のシリコンと化学反応を起こして酸化層が形成
された。即ち、前記５ｉｏ２膜２３の開孔部２４から露
出したシリコン層２２においては、その表面から２００
０Ｘまではほとんど酸素イオンが存在しないため、上層
部の同シリコン層はそのまま単結晶シリコン層２２１′
として残存し、サファイア基板２１界面付近には厚さ３
０００Ｘの第１の酸化層２７１が形成された。
た（第２図（ｄ）に図示）。つづいて、窒素雰囲気中で
１０００′Ｃ１１時間の熱処理を施した。その結晶、単
結晶シリコン層２２内の酸素イオン注入層が同シリコン
層２２中のシリコンと化学反応を起こして酸化層が形成
された。即ち、前記５ｉｏ２膜２３の開孔部２４から露
出したシリコン層２２においては、その表面から２００
０Ｘまではほとんど酸素イオンが存在しないため、上層
部の同シリコン層はそのまま単結晶シリコン層２２１′
として残存し、サファイア基板２１界面付近には厚さ３
０００Ｘの第１の酸化層２７１が形成された。
また、５１０２膜２３下であったシリコンｆ＠ ２２に
おいてはサファイア基板２１界面から１５００１までほ
とんど酸素イオンが存在しないため、下層部の同シリコ
ン層はそのま１単結晶シリコン層２２２′として残存し
、上層部には厚さ３５０ ｏＸの第２の酸化膜２７２が
形成された。この際、第２図（ｅ）図示の如く、第１の
酸化ｇ２７１と第２の酸化層２７２の夫々の厚さを前記
単結晶シリコン層２２の１層２以上とする必要がある。
おいてはサファイア基板２１界面から１５００１までほ
とんど酸素イオンが存在しないため、下層部の同シリコ
ン層はそのま１単結晶シリコン層２２２′として残存し
、上層部には厚さ３５０ ｏＸの第２の酸化膜２７２が
形成された。この際、第２図（ｅ）図示の如く、第１の
酸化ｇ２７１と第２の酸化層２７２の夫々の厚さを前記
単結晶シリコン層２２の１層２以上とする必要がある。
こうすることによって、第１の酸化ｑｊ２７１上の残存
単結晶シリコン層２２１′と基板２１上の残存単結晶シ
リコン層２２２とが第１の酸化層２７２の段差により電
気的に分離される。
単結晶シリコン層２２１′と基板２１上の残存単結晶シ
リコン層２２２とが第１の酸化層２７２の段差により電
気的に分離される。
〔１■〕 次に、残存単結晶シリコン蛋２２２’上の
第２の酸化・層２７２を除去した（第２図（ｆ）図示）
。
第２の酸化・層２７２を除去した（第２図（ｆ）図示）
。
つづいて、熱処理を施して残存単結晶シリコン層２２□
’、２２２’の露出面に厚さ５００Ｘの熱酸化膜２８を
形成した。ひきつづき、形成すべき素子のしきい値電圧
を制御するため、全面に加速電圧５０’ｋｅＶ、 ド
ース量２ｘｌＯ／ｃｍの条件下で例えはボロ；／イオン
をイオン注入した（第２図（ｇ）図示）。次いで、全面
に多結晶シリコン、！ （図示せぜ）を堆積した後、・
母ターニングして残存単絶品シリコン層ｊ ２１’ 、
２２．’上に前記熱酸化膜２８を介してダート電極２
９Ｉ。
’、２２２’の露出面に厚さ５００Ｘの熱酸化膜２８を
形成した。ひきつづき、形成すべき素子のしきい値電圧
を制御するため、全面に加速電圧５０’ｋｅＶ、 ド
ース量２ｘｌＯ／ｃｍの条件下で例えはボロ；／イオン
をイオン注入した（第２図（ｇ）図示）。次いで、全面
に多結晶シリコン、！ （図示せぜ）を堆積した後、・
母ターニングして残存単絶品シリコン層ｊ ２１’ 、
２２．’上に前記熱酸化膜２８を介してダート電極２
９Ｉ。
２９鵞を夫々形成した。次いで、これらダート電極２９
１，２９２をマスクとして前記熱酸化膜２８を工、チン
グ除去し、デート酸化膜３０１゜３０２ を夫々形成し
殖っこの後、ダート電極２９１．２９．をマスクとして
残存単結晶シリ；７層２２．／ 、 ２２２’に、例え
ば砒素をイオン注入してｎ＋型ソース領域３１１．３１
２、ｎ”型ドレイン領域３２１，３２．を夫々形成した
（第２図（ｂ）図示）。更に、全面にＣＶＤ−酸化膜ヲ
３を成長した後、常法によりソース領域３１゜３１２、
ドレイン領域３２１．３２□の一部に対応する酸化膜３
３部分を開孔した。ひきつづき、Ａｔ層を蒸着した後、
・母ターニング、Ａｔンンターを行なってソース領域３
１１．３１２、及びドレイン領域３２．．３２νと夫々
接続した電極３４＋ 、３４２ ．３５＋ 、３５
□を形成してｎチャンネルＳＯ８型ＭＯ８ＬＳＩを製造
した（第２図０）図示）。
１，２９２をマスクとして前記熱酸化膜２８を工、チン
グ除去し、デート酸化膜３０１゜３０２ を夫々形成し
殖っこの後、ダート電極２９１．２９．をマスクとして
残存単結晶シリ；７層２２．／ 、 ２２２’に、例え
ば砒素をイオン注入してｎ＋型ソース領域３１１．３１
２、ｎ”型ドレイン領域３２１，３２．を夫々形成した
（第２図（ｂ）図示）。更に、全面にＣＶＤ−酸化膜ヲ
３を成長した後、常法によりソース領域３１゜３１２、
ドレイン領域３２１．３２□の一部に対応する酸化膜３
３部分を開孔した。ひきつづき、Ａｔ層を蒸着した後、
・母ターニング、Ａｔンンターを行なってソース領域３
１１．３１２、及びドレイン領域３２．．３２νと夫々
接続した電極３４＋ 、３４２ ．３５＋ 、３５
□を形成してｎチャンネルＳＯ８型ＭＯ８ＬＳＩを製造
した（第２図０）図示）。
しかして、本発明によれは素子分離を行なうための第１
の酸化層２７１の形成に隙して、予め一部が前記酸化層
２７ｔになる単結晶シリコン層２２に酸素イオンを注入
し、しかる後熱処理を行うため、従来と比べ熱酸化時間
を著しく短くできる。従って、従来の如く酸素イオンが
横方向に拡散して単結晶シリコン層が酸化される、いわ
ゆるバーズビークの発生を防止できる。
の酸化層２７１の形成に隙して、予め一部が前記酸化層
２７ｔになる単結晶シリコン層２２に酸素イオンを注入
し、しかる後熱処理を行うため、従来と比べ熱酸化時間
を著しく短くできる。従って、従来の如く酸素イオンが
横方向に拡散して単結晶シリコン層が酸化される、いわ
ゆるバーズビークの発生を防止できる。
まだ、開孔部２４を有するＣＶＤ −ＳＩＯ□ｆｆｌ
２３を通して単結晶シリコン層２２ンこ酸素イオンを注
入して前記開孔部２４から露出する単結晶シリコン層２
２の内部に第１の酸化層２７１を形成し、前記ＳｉＯ□
膜２′３下のシリコン層２２表面に第２の酸化層２７２
を形成し、更に該繁２の酸化層２７２を除去することに
より、サファイア基板２１上に第１の酸化層２７．で電
気的に分離された残存単結晶シリコン層、！ ２２’
、 ２２．’を形成できると共に、第１の酸化層２７１
に前記残存単結晶シリコン層２２２’、２２２’に対し
電気的に分離された残存単結晶シリコン層２２Ｉ′を形
成できる。その結果、フィールド酸化膜の役目をする第
１の酸化層２７１上への素子形成が可能となる。
２３を通して単結晶シリコン層２２ンこ酸素イオンを注
入して前記開孔部２４から露出する単結晶シリコン層２
２の内部に第１の酸化層２７１を形成し、前記ＳｉＯ□
膜２′３下のシリコン層２２表面に第２の酸化層２７２
を形成し、更に該繁２の酸化層２７２を除去することに
より、サファイア基板２１上に第１の酸化層２７．で電
気的に分離された残存単結晶シリコン層、！ ２２’
、 ２２．’を形成できると共に、第１の酸化層２７１
に前記残存単結晶シリコン層２２２’、２２２’に対し
電気的に分離された残存単結晶シリコン層２２Ｉ′を形
成できる。その結果、フィールド酸化膜の役目をする第
１の酸化層２７１上への素子形成が可能となる。
更に、前述の如く高温熱処理の時間が短くなるため、従
来と比べ、サファイア基板２１からシリコン層２２へＡ
ｔが混入する、′いわゆるオートドーピングを極力少な
くすることができる。
来と比べ、サファイア基板２１からシリコン層２２へＡ
ｔが混入する、′いわゆるオートドーピングを極力少な
くすることができる。
その結果、従来の如くサファイア基板とシリコン層の界
面の結晶欠陥に基づく界面リーク電流を減少できる。
面の結晶欠陥に基づく界面リーク電流を減少できる。
実施例２
第３図図示のＳＯＳ型ＭＯ８ＬＳＩは、実施例１の如く
基板としてサファイア基板を用いるのではなく、単結晶
基板であるｐ型のバルクシリコン基板３６を用いたもの
である。本実施例の製造方法は、実施例１と比べ、第１
の素子領域予定部にｐチャンネル型ＬＳＩを形成する点
を除いて同様である。ただし、第３図中の３７はｐ型ソ
ース領域を、３８はｐ＋型ドレイン領域を示す。
基板としてサファイア基板を用いるのではなく、単結晶
基板であるｐ型のバルクシリコン基板３６を用いたもの
である。本実施例の製造方法は、実施例１と比べ、第１
の素子領域予定部にｐチャンネル型ＬＳＩを形成する点
を除いて同様である。ただし、第３図中の３７はｐ型ソ
ース領域を、３８はｐ＋型ドレイン領域を示す。
なお、第１の領域にｐチャンネル型ＬＳＩを形成する理
由は、第１の酸化層２７１上にＬＳＩを形成した場合、
・ぐルクシリコン基板３６上に直接形成した場合と比べ
ｐチャンネルＬｓＩの実効移動度がｎチセンネルのそれ
よりも減少の程度が夕ないためである。
由は、第１の酸化層２７１上にＬＳＩを形成した場合、
・ぐルクシリコン基板３６上に直接形成した場合と比べ
ｐチャンネルＬｓＩの実効移動度がｎチセンネルのそれ
よりも減少の程度が夕ないためである。
なお、第１の素子領域予定部に形成したｐチャンネルＬ
ＳＩは第１の酸化層２７１上に形成さｒ−でいるため、
浮遊容量が小さい。このことは、該ＬＳＩの動作スピー
ドが速いことを憲法する。
ＳＩは第１の酸化層２７１上に形成さｒ−でいるため、
浮遊容量が小さい。このことは、該ＬＳＩの動作スピー
ドが速いことを憲法する。
し刀・し、このＬＳＩは基板コンタクトがとかていたい
ため、基板がフローティング状態にあり、ブローティン
グ効果が問題となる回路には極力この第１の素子領域予
定部にＬＳＩを形成することを避けることが好ましい。
ため、基板がフローティング状態にあり、ブローティン
グ効果が問題となる回路には極力この第１の素子領域予
定部にＬＳＩを形成することを避けることが好ましい。
上記実施例では単結晶シリコン層を絶縁化する物質とし
て酸素を用いたが、これに限らず、窒素あるいは灰素を
用いてもよい。
て酸素を用いたが、これに限らず、窒素あるいは灰素を
用いてもよい。
以上詳述した如く本発明によれば、界面リーク電流の低
減による素子特性の改善、バーズビーりの阻止、及びフ
ィールド９酸化膜上への素子形成による素子の高集積化
を達成したＳＯＳ型ＭＯ８ＬＳＩ等の半導体装置の製造
方法を提供できるものである。
減による素子特性の改善、バーズビーりの阻止、及びフ
ィールド９酸化膜上への素子形成による素子の高集積化
を達成したＳＯＳ型ＭＯ８ＬＳＩ等の半導体装置の製造
方法を提供できるものである。
埴１図（Ａ） 〜（ｅ）は従来のＳＯ８型ＭＯ８ＬＳＩ
０展造方法を工程順に示す断面図、第２図（、）〜（１
）は本発明の実施例１のＳＯＳ型ＭＯ８ＬＳＩの製造方
法を工程順に示す断面図、第３図は本発明の実施例２の
ＳＯＳ型ＭＯ８ＬＳＩの断面図である。 ２１・・・サファイア基板、２２・・単結晶シリコン層
、ａ−２１’ ！ ２２□′・・・残存単結晶シリコン
晋、２３・・・Ｃ■−酸化膜、２４・・・開孔部、２７
； 。 ２７２・・・酸化層、２９□ 、２９２・・・ｙ−計電
極。 ３０、．３０． ・・・ ケ９− ト 酸化膜 、
３ １ １ 、 ３１２゜３７・・・ソース領域
、３２．．３２２．３１３・・・ドレイン領域、３４Ｋ
、３４□ 、３５１，３５２・・・を極、３６・・・
バルクシリコン基板。 出Ｖ人代理人 弁理士 鈴 江 武 彦第２図 第１図 （ｄ） 第２図 第２図
０展造方法を工程順に示す断面図、第２図（、）〜（１
）は本発明の実施例１のＳＯＳ型ＭＯ８ＬＳＩの製造方
法を工程順に示す断面図、第３図は本発明の実施例２の
ＳＯＳ型ＭＯ８ＬＳＩの断面図である。 ２１・・・サファイア基板、２２・・単結晶シリコン層
、ａ−２１’ ！ ２２□′・・・残存単結晶シリコン
晋、２３・・・Ｃ■−酸化膜、２４・・・開孔部、２７
； 。 ２７２・・・酸化層、２９□ 、２９２・・・ｙ−計電
極。 ３０、．３０． ・・・ ケ９− ト 酸化膜 、
３ １ １ 、 ３１２゜３７・・・ソース領域
、３２．．３２２．３１３・・・ドレイン領域、３４Ｋ
、３４□ 、３５１，３５２・・・を極、３６・・・
バルクシリコン基板。 出Ｖ人代理人 弁理士 鈴 江 武 彦第２図 第１図 （ｄ） 第２図 第２図
Claims (1)
- 【特許請求の範囲】 ■ 単冶晶１晩碌基、板もしくは単結晶基板上に単結晶
半導体層をエピタキシャル成長させる工程と、前記単結
晶半導体１上に絶縁膜を形成する工程と、この絶縁膜を
選択的に除去して開孔部を設ける工程と、前記絶縁膜を
通して前記単結晶半導体１上１ｉに轍禄化する物質をイ
オン注入する工程と、熱処理を施して前記開孔部から落
出する単結晶半導体層層内部に第１の）化層を形成する
とともに、前記絶縁膜下の単結晶半導体層表面に第２の
酸化、・−を形成する工程と、絶１模下の第２の酸化層
を除去する工哩とを具備することを特徴とする半導体装
置の製造方法。 ２ 絶縁化する物質が、酸素あるいは要素あるいは、災
累であることを特徴とする特許請求の範囲第１項記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57091691A JPS58209159A (ja) | 1982-05-29 | 1982-05-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57091691A JPS58209159A (ja) | 1982-05-29 | 1982-05-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58209159A true JPS58209159A (ja) | 1983-12-06 |
Family
ID=14033526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57091691A Pending JPS58209159A (ja) | 1982-05-29 | 1982-05-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58209159A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992007380A1 (fr) * | 1990-10-15 | 1992-04-30 | Seiko Epson Corporation | Dispositif a semi-conducteur comprenant un circuit de commutation commute par la lumiere et procede de fabrication du dispositif |
-
1982
- 1982-05-29 JP JP57091691A patent/JPS58209159A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992007380A1 (fr) * | 1990-10-15 | 1992-04-30 | Seiko Epson Corporation | Dispositif a semi-conducteur comprenant un circuit de commutation commute par la lumiere et procede de fabrication du dispositif |
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