JPS58211385A - メモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発８Ａはメモリシステム、具体的ｔ′ｃはメモリ七ノ
ーーール選択及びＲＡＭブロック指定７１個の機能回路
で実状し実装効率？向上尽せたメモリ／ステムに関する
。

〔発明の技術的背景とその問題臓〕

占有ア１゛レス領域を有フるメモリモノニール金２枚以
上実装して構成場！したメモリ７ステムｔ（お・いて、
該メモリ／ステムを構成するメモリ士ソーールの選４１
＜は、従来第１し１に小す回路構成により実現していた
。

ところで、ｌモリモジュールのｄｌ：、憶容量がそれぞ
ｔし異なっｔｃもので夾装塾れること４−　Ｊ　ｍする
と七ノーールセレクト回路部分は第２図に示す如く複雑
となり回路丼子、実装スペース會多く必要とする欠点か
わった。゛まｔこ、メモリモノニールかセレクト芒れた
後、ＲＡＭ（ランダムアクヒスメモリ）アレイ部分のど
のグロック全指定し、駆動するかを判りする回路系→も
多くｉｐ、素子数塘加に伴い実装効率に悪影響葡及はし
ていたものである。

具体的に第１図〜第３図を使用して従来ＶＣおけるメモ
リモジュールの選択ならひにＲへＭノ゛Ｌｉツクの選択
法につき簡単に鮨明する。

第１図は通常のメモり／ステムの払敗例會７Ｊりすグロ
ック図でるる。

図において、ＩはＣＰＵ　、　２はアドレス・１＃−タ
・１ｔｉｌＪ　Ｔｈｌ信号が転送さ扛るパスライン、３
はモジー−ルセレクト回路、４はｂＣｔは各Ｍ和笈スイ
ッチ、５はメモリ七ノ、−ルの占有アドレス領域におけ
るスタート査地拓定スイッチ、６はＲＡＭブロック指定
回路、７はモシューノしセレクト回路３り出力でりるセ
レク）　（Ｔｈ号Ｊ３とメモリモジュールスタート信号
（図７Ｊ−ぜラ−９とによって動作で開始する制御回路
でり４）。父、８は上紀損Ｗ７″ロック相別回路６の出
力（１号（ライン９）と制御回路？より発せらｊ［ゐタ
イミング＠号によってＲＡＭγレイ１０全桐成するＲＡ
Ｍブロック１１ケ駆動するバッファ１２．〜１２１１ハ
メモリモジュールケ示す。

第２図は第１図におりる七ジュールセレクト回路止の内
部栖成金示すグ［」ノクレ］である。

図Ｋ　オいて、３ノは一上ｎ己スタートアドレスλイン
チ５カ・ら殉ら７１６ｆ−夕とバス２を介し一〇得らノ
ｌるアドレス入力ガータとを比較し、　アドレス人力ガ
ータが太さいこと全判′ＡＬフる比較回路。

Ｊ　２はスタートアドレススイッチ５がらイぢられるガ
〜りと記ｔＩｉ１各蓋指斤スイソナ４がら得られるデー
タ￥　７Ｊｌ＋　７４するカ（１算器、３３はｈ組加算
器３２の”ｌ”−夕と、バス２を介して侍らｔ’Ｌるア
ドレス入力ガータと？比較じ、アドレス人力データが小
６いこと紮判定する比較回路である。３４は上す己比転
回路３）と３３との出刃との鵬埋槓条件ケと６アンド回
路でお心、１ 第３図は第１図におｔノるＲＡＭ　７’　Ｃｌツク指定
回路喬の内部回路栴成葡図７Ｊ（シたものでめろ。

図ｅ（おいて、６〕はバス２倉介して得られるフ′ドレ
ス入力データとスタートアドレススイッチ５のデータと
の差音演算する減洒器、６２は減算器６ノの出カ傷刀勿
１°コードするデコーダである。

十記構ノ戎（Ｃｌ４．七ジュールＬしクト回ｋｓ　；ｒ
　。

ＲＡＭ　７’　ａツク相別回路６の動作に９きｉｆ）牟
（こ述べる。

モノニールセレクト回路、“）において、メモリモノニ
ールがセレクト芒ｔ［たか否か台土レクト個号うインノ
、？にＩｌｌカーする。−・カ１（ＡＩ＞ｊ〕°ｔ」ツ
クの指定ぐまＲＡＭブロック指症゛回路ｔ；　ｙ＜二よ
　、−（火ｈ・されていたものである。

モノニールセレクト回路３の内＆ｌｌ　勤１”ｌヲ、ｉ
、メモリモノニールのスタートアトし・ス設冗ス・１ノ
チ５により得ら扛るｒ−タｔこ幻（２、バス２　＞力（
−て得しれるアドレス人カラ′−夕か竹（いたまたは大
きい場合Ｖ（１効となって、スタート′グ１゛レススイ
ッチ５に膜用さｈたう−ノとメモり−１−ノーールのｈ
己十急谷船札定スイソナ４に版笈ひノ［たデータケ加算
したデータに７・」（１、バス２ＩＪ−シのアドレス人
カブ″−夕か小芒い場合、グンド回路３４が成立してモ
ジー−ルセレクト（ｍ　％　ｔ　３牙′ｌ″出力とする
。

ＲＡＭグロック指定回路６の内用ＩＩ動イ′１はバス２
を介して慴らｔするアドレス人カフ′−タｈ・ら、スタ
ートアドレススイッチ５のｒ−夕を減ヤ器６１番′こよ
り減する。ここで減じｋｆ−夕をデコーダ６２に人力（
、Ｔ１ζＡＭグロック委ヌＶ（向しブロック信号数（ラ
イン９）全出力することン（よりなさ１１ろ。

一上述の通り、従来、ハ１望のメモり七）・−ル會選択
するためには、比較回路が２個、加７４器か１（１ｉａ
、ｋＭ器か１個、／コーグか１イ［θｊ１アンド回路’
ｋ　１　ｊＩｊ・１必要とし、４ｔｌ・に比ベーＣ系子
数が多く、こりことしくよＶ実装スペース台−余力に上
敷と１′る。

〔発明の目的〕

本発明は上記欠点にｈみ−ｃ’７ｊ　ｇ石／こものであ
り、メモリンステムの七シーールか択ｌらひにＲＡＭア
レイブロックのが４１＜４行′）／（めの匡り鯖を１）
ＲＯＭを主福成要素とする１機能回鮎で実説し７、この
こと３（より回路栖戚紫簡略什し、回路素子数及び実装
スペースの削漏全はがったメモリ７ス７−　ムヶ１ｎ“
ることｔｂ的と−Ｊ−る。

〔発明の顧要〕

本発咀は少くとも２個以上のメモリノｌ’Ｊ　ツクで構
成芒れるＲＡＭプレイ′（ｒ持つメモリ化ジュールを傾
数廟して成るメモリ７ステムＶＣおい−Ｃ１外部より得
ら）Ｌるアドレス信号゛とスタートスイッチアドレスに
より設定芒れるイ的との比較忙イゴなう一致回路ケＦＲ
ＯＭで構成し、このＦＲＯＭ（ｃよりブロック選択を１
−）ない、且つこのＦＲＯＭ出力と谷ｆｉｌ定スイッチ
より設定さノ］たイ＋らに革つさメモリモノー−ルの選
択介栖■う構成とし／ζもＱ）で・ｂる。

こｔｌ、　Ｋより、使用素子数の削減〃會ゴかノ〔、月
つ実装効率が向上すると共に保守もも易になる３゜〔発
ψ」の実施例〕 以下、第４図以降ヶ使用して本発明につさＩ細に駅明う
−る。

第４図は発明が夾現さ１１る機能回路の内部構成金示す
ブロック図であり、具体的には、メモリモジュールのセ
レクト部及び腸し【コックのセレクト部の−Ｓｋ施例葡
示したもり−Ｃめゐ、。

図において、１０２はＣＰＵから送られるアドレスイ台
Ｓパスライン、１０４はメモリモノニールの記憶各ｈ１
ケ指定するスイング−１１０５はメモリモジールの占南
アドレス領域に対するスタートアドレスか指定３　ｆＬ
るス１ノチである。

７１４　ｉｌアドレス（ｇ　％パスライン１０２とを介
して転送芒ｒＬるアドレスとスタートアドレスス４ノチ
１０５　ｉ／（よ！ｌｌ得られるアドレスとの比較なと
′る一致り路でろる。１０９はこの一致回路１１４から
用力芒れ／）信号か伝＄ＧｔＬる信号ラインでめり、こ
のイ８ぢライン１０９？介してＲＡＭアレイブロック１
ノの場Ｈ［乞・指定する信号が転送芒７’Ｌゐ。１１５
は上記一致回路１１４出力と、メモリモノニールの記憶
各顧勿ル足するスイノテノ０４によって１６号ラうンノ
１３に対しセレクト信号全出力）６ｙ−ト回路、１０７
をユ上記七ノユールセレクトｊｔ＝　％ｉ　（ライン１
１３）とメモリモジー−ルのスタート化”ｊ（１ｇ＋７
］＜せス）によっ−Ｃ起動さ７′しるタイミング発生回
路である。

又１０８は、モジュールセレクト、ブロックセレクト回
路（−・致回路）１４）のｕｆカイロ弓（ライン１０９
）と、制御回路１０７　ｉＣて発４Ｆシたタイミング信
号によってＲＡＭゾ１」ツクを駆！ＩＬＩＪ　するバッ
ファを示す。

第５図は第４図に７Ｊ＜シた一致回にマノ−１４の内部
構成を図示したものである。図にふいて、１４１はバス
１０２を介して得られる”ｆドレス入力を。

デコードするデコーダ、１４２６よスインｆ　５　ＱＣ
↓り設定される信号會ガコードするｒコ−ダである。

該プ′コーダ１４２出力は各ＦＲＯＭ　１４３〜ＪＪ６
へ供給湯Ｔしる。１４３はＰＲＯＭ　（７’ログラマプ
ルリード刈−ソーメモり）の０ピツドのＴｈｆＪの構成
、１４４はＦＲＯＭの１ピツド部分の構成、１４５は）
）ＲＯＭの２ピツド部分の構成、１４６ＱよＰＲＯλ１
の３ピツド部分の樒成葡そ７１そＩし内・す。

１４７〜１５０はｐＲＯＭ　（Ｊ　４　：ｔ〜１４６）
の名ビットのバッファ金示す。

以下、第４図、第５図を使用し１本）１・ψ」の動作に
つ＠計則に欣明する。１す、・９ス２τブ（（てアドレ
ス信号が一致回路１１Δ−に入力され、一方、メモリモ
ノニールの占有アドレス領域に該当するスタートアドレ
スがスイッチ１０５にて設定され、その信号が一致回路
１１４の池の入力端子に入力される。これら入力信号は
デコーダ１４１．及び１４２に供給され、ここでデコー
ドされＦＲＯＭ１４３〜１４６内の番地が指定される。

ＦＲＯＭ（１４，９〜１４６）にはあらかじめ下記条件
に従って°′ｌ″出力が発生する様に１込んでおくもの
とする。

ＦＲＯＭ　１４３〜１４６内の各番地に対する督込みｒ
−夕は、第５図で示す様にバス１０２からのアドレス人
力ガータと、スイッチ１０５ＸＪ−らの指定信号データ
が一致した場合に限り、ＰＲＯＭ１４３から、つまシブ
口、りＯが１出力となシ指示される様に舊込まれている
ものである。

又、ブロックｌの指定に対しては、指定４Ｎ号データに
対してアドレス人力信号ノ′−夕が＋１の場合にＦＲＯ
Ｍ　１４４が゛１″出力となる様に誉込む。以下ブロッ
ク２の指定の場合は、指定信号データに対してアドレス
人力ガータが＋２０値となった時にＦＲＯＭ　１４５か
ら”１”出力が使われる様に書込１九でいる。更に、ブ
ロック３の指定の場合は指定信号データに対してアドレ
ス人力ｒ−夕が＋３の値となった時にＰＲＯＭ　１４６
からｌ”出力が発生する様に書込まれている。

上記の条件でＦＲＯＭ　１４３〜１４６内に書込１れた
内容が第５図に示さｎている。図中○印ケ所（番地）は
“１”のデータが書込まｔした状態を示す。

本発明実施例では、アドレス入力データ及び、指定信号
データが各々２ビツトの場合であって、ブロックセレク
ト信号が４信号の場合について図示したものである。

一般にモノニールセレクト回路部のアドレス入力信号は
ＲＡＭ・ＩＣＣ内相指定るアドレスビットの上位ピント
に用いている。従って１６ＫＲＡＭｋ使用し、語長が１
６ビノトの場合、１ブロツク構成は３２にバイＩ・どな
るので、アドレスの１７ビノト紮除く上位ビットが一致
回路１１４のアドレス入力となる。

一致回路１１４の出力信号はケ°−ト回路１１．５Ｖこ
入力され、メモリモノー−／σの記憶容量指定スイッチ
１０４の信号とＱ′こよってモジュールセレクト信号（
ライン１１３）が出力される。モノー−ルセレクト信号
は、当該メモリモノー−ルがセットさγしたこと全意味
する信号でめり、タイミング発生回路１０７ばこの１１
号とメモリスタートイ８号（図示せず）とによって動作
を開始する。

タイミング発生回路１０７で各種タイミング信号刀へ生
成烙ｎると、そのタイミング信号と一致回路１１４から
出力逼れるブロック指定信号（ラインＪ　ｏ　９　）　
Ｉ／’Ｃよってバッファー１０８が動作し、該当するＲ
ＡＭのブロックが駆動さｎる。

以上の説明で判る様に従来のモジールセレクト信号及び
ＲＡＭブロック指定回路に比して、本発明実施例では回
路素子数が少なく、且つメモリモノー−ルの実装効率が
向上する。

一致回路１１４は、ＩＫ×４ビットのＦＲＯＭ　１個で
実現できる。

尚、本発明は、各モノーール毎にモノー−ル一致回路全
内蔵しており、モノー−ル内部におイテモ同一構成のブ
ロックを複数ブロンク有シている機器には有効でるる。

〔発明の効果〕

以上説明の如く本発明によれば、メモリモジュールのモ
ノニールセレクト回路及びＲＡＭブロック指定回路が同
一の回路（ＦＲＯＭ　ＩＣ）で構成され、従って回路素
子数が大幅に減少する。これによυ、実装効率が向上し
、更に保守も容易になる。

【図面の簡単な説明】

第１図は通常のメモリンステムの構成例を示すブロック
図、第２図は第１図におけるモジー−ルセレクト回路の
内部構成？示すブロック図、第３図は第１図におけるＲ
ＡＭブロック指定回路の内部構成？示すブロック図、第
４図は本発明の実施例を示すブロック図、第５図は第４
図における一致（ロ）路の内部構成全量すブロック図で
ある。 １０４．１０５−・ス４ノナ、１１　’４・・一致回路
、ｔｒｓ・ｒ−）回路、１４３〜ノ４６・ＰＲＯＭ０出
願人代理人　　弁え（４１士　鈴　汀　武　彦第　１５
１ １１２５！！１ 第３図 １１４図

Claims (1)

【特許請求の範囲】
1. 少くとも２ブロック以上のＲＡＭアレイで橘成芒れるメ
   モリモノ、−ルを複数廟して成るメモリシステムにおい
   て、メモリモノニールの６南アドレス領域に該轟するス
   タートアドレスか般定場れる第１のスイッチと、上５Ｌ
   ２メモリモノニールの容搦が設定さ７する第２のス１ツ
   ナと、外部より到来するアドレス信号と上自己ｍｌのス
   １ノチにより指足芒れゐアドレスか人力さ才し、あらか
   じめ１込１ｔした内容に基つさ上ｍｌＲＡＭ　７レーｆ
   プロノクヲ込択するアドレス？出力うるノ°Ｉ：Ｉグラ
   マプル１（ＯＭと、該、＊　、グラマグルＲＯＭ出力と
   上記第２のスイッチに上り設矩芒７’した値に基つき上
   記メモリモノニールの選択を杓うケ゛−トとを具備する
   ことケ％像とするメモリ７ステム。