JPS58214945A - プログラム変更装置 - Google Patents
プログラム変更装置Info
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- JPS58214945A JPS58214945A JP57097445A JP9744582A JPS58214945A JP S58214945 A JPS58214945 A JP S58214945A JP 57097445 A JP57097445 A JP 57097445A JP 9744582 A JP9744582 A JP 9744582A JP S58214945 A JPS58214945 A JP S58214945A
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/328—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for runtime instruction patching
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はリードオンリーメモリ（以下「几ＯＭＪと称
す）に格納されているプログラムの内容を擬似的に、簡
単な方法で変更できるようにしたプログラム変更装置に
関するものである一般に、ディスクなどの二次記憶装置
がない計算機システムにおいて、マイクロコンピュータ
などの小形計算機が組込まれている場合は。
す）に格納されているプログラムの内容を擬似的に、簡
単な方法で変更できるようにしたプログラム変更装置に
関するものである一般に、ディスクなどの二次記憶装置
がない計算機システムにおいて、マイクロコンピュータ
などの小形計算機が組込まれている場合は。
プログラムをＲＯＭに格納しておくことが多々ある。
ＲＯＭに格納されるプログラムは、、Ｒ，０Ｍライタな
どの特殊なＲＯＭ書き込み用装置でしか書き込みができ
ないので、たとえば、システム稼動中にプログラムの不
具合が発生した場合。
どの特殊なＲＯＭ書き込み用装置でしか書き込みができ
ないので、たとえば、システム稼動中にプログラムの不
具合が発生した場合。
システムの稼動を停止して正しいＲＯＭをｔ。
Ｍライタによって作シ直し、それと不具合のあるＲＯＭ
とを入れ替えて、再度システムを稼動しなければならな
かった。
とを入れ替えて、再度システムを稼動しなければならな
かった。
また、不具合のあるＲ、ＯＭを装着している状態でプロ
グラムの修正内容を確認できないため、正しいと思われ
るＲＯＭＱ入れ替えても正常に動作する保障がなかった
。
グラムの修正内容を確認できないため、正しいと思われ
るＲＯＭＱ入れ替えても正常に動作する保障がなかった
。
この発明はかかる点を除去し、廉価でしかも簡単な方法
で即座に、ＦＬＯＭに格納されているプログラムを擬似
的に変更するプログラム変更装置を提供するものである
。
で即座に、ＦＬＯＭに格納されているプログラムを擬似
的に変更するプログラム変更装置を提供するものである
。
以下９図に示す一実施例によってこの発明を説明する。
第１図において、（１）はプログラムカウンタの内容を
格納しておくレジスタ（以下、［プログラムカウンタレ
ジスタ１と称す）、（２１）・・（２ｎ）は修正するプ
ログラムの先頭アドレスを格納しておくレジスタ（以下
「アドレス登録レジスタ」と称す）、（８１）・・（３
ｎ）は上記プログラムカウンタレジスタ（１）の内容と
アドレス登録レジスタ（２＋）・・（２ｎ）の内容を比
較して一致した場合に出力信号（４＋）・・（４ｎ）に
ＯＮ信号を出力する比較回路、（ｓｗｌ）・・（ｓｗｎ
）は出力信号（４１）・・（４ｎ）のＯＮ信号を有効に
するかどうかを決めるスイッチング回路、（５）はスイ
ッチング回路（ｓｗＩ）・・（ｓｗｎ）のＯＮ信号に対
応して割込みを発生させる割込みコントロールユニッ）
、 ｆ６）は制御装置と演算装置とを備えたセントラ
ルプロセッサユニット、（７）はプログラムなどの固定
データを格納してお（ＲＯＭ、（８）は変数などの可変
データ、及び、修正するプログラムを格納しておくラン
ダムアクセスメモリ（以下、 ＲＡＭと称す） 、 （
９１はレジスタ（２１）・・（２ｎ）のアドレス情報と
スイッチング回路（ｓｗｔ）・・（ｓｗｎ）のスイッチ
のＯＮ１０ Ｆ Ｆ情報の設定、及び。
格納しておくレジスタ（以下、［プログラムカウンタレ
ジスタ１と称す）、（２１）・・（２ｎ）は修正するプ
ログラムの先頭アドレスを格納しておくレジスタ（以下
「アドレス登録レジスタ」と称す）、（８１）・・（３
ｎ）は上記プログラムカウンタレジスタ（１）の内容と
アドレス登録レジスタ（２＋）・・（２ｎ）の内容を比
較して一致した場合に出力信号（４＋）・・（４ｎ）に
ＯＮ信号を出力する比較回路、（ｓｗｌ）・・（ｓｗｎ
）は出力信号（４１）・・（４ｎ）のＯＮ信号を有効に
するかどうかを決めるスイッチング回路、（５）はスイ
ッチング回路（ｓｗＩ）・・（ｓｗｎ）のＯＮ信号に対
応して割込みを発生させる割込みコントロールユニッ）
、 ｆ６）は制御装置と演算装置とを備えたセントラ
ルプロセッサユニット、（７）はプログラムなどの固定
データを格納してお（ＲＯＭ、（８）は変数などの可変
データ、及び、修正するプログラムを格納しておくラン
ダムアクセスメモリ（以下、 ＲＡＭと称す） 、 （
９１はレジスタ（２１）・・（２ｎ）のアドレス情報と
スイッチング回路（ｓｗｔ）・・（ｓｗｎ）のスイッチ
のＯＮ１０ Ｆ Ｆ情報の設定、及び。
（８）のＲＡＭに修正するプログラムを格納するための
データ設定装置である。なお、ここではインテル８０８
６のアセンブラ言語によって説明するが、他の計算機で
も同様に行なうことができる。
データ設定装置である。なお、ここではインテル８０８
６のアセンブラ言語によって説明するが、他の計算機で
も同様に行なうことができる。
第２図ノｎｔｏ 、 ｕ 、 ａｓは、それぞれＲ，Ｏ
ＭＫ格納されているプログラムのアドレス、オブジェク
トコードに変換した時の内容について表わしている。
ＭＫ格納されているプログラムのアドレス、オブジェク
トコードに変換した時の内容について表わしている。
第２図のα漕はＲＯＭに格納しているプログラムの修正
内容を表わしている。（〜線が修正する位置である） 第３図ｏｎ、 （１’９． ｔｉｓは、ＲＯＭＩＣ格納
ｔ、格納るプログラムを修正するために、データ設定装
置（９）によって、ＲＡＭ上にプログラム、及び。
内容を表わしている。（〜線が修正する位置である） 第３図ｏｎ、 （１’９． ｔｉｓは、ＲＯＭＩＣ格納
ｔ、格納るプログラムを修正するために、データ設定装
置（９）によって、ＲＡＭ上にプログラム、及び。
データを格納した時のプログラムのアドレス。
オブジェクトコード、及びそのオブジェクトコードをソ
ースコードに変換した時の内容について表わしている。
ースコードに変換した時の内容について表わしている。
第２図、第３図のソースコードにおいて、（θＲＧ）は
続けて記述するプログラムの格納番地を指定することを
、（Ａｘ）、 （Ｂｘ）、 （Ｏｘ）、 ’Ｄｘ）は
汎用レジスタを、（ＭθＶＡＸ、１）は（ＡＸ）レジス
タの内容に１を格納することを、０Ａはジャンプ命令（
Ｊ Ｍ ｊ）の飛び先を表わすラベル名を、 （Ｄｗ
）はワード長のデータをメモリに確保することを表わし
ている。
続けて記述するプログラムの格納番地を指定することを
、（Ａｘ）、 （Ｂｘ）、 （Ｏｘ）、 ’Ｄｘ）は
汎用レジスタを、（ＭθＶＡＸ、１）は（ＡＸ）レジス
タの内容に１を格納することを、０Ａはジャンプ命令（
Ｊ Ｍ ｊ）の飛び先を表わすラベル名を、 （Ｄｗ
）はワード長のデータをメモリに確保することを表わし
ている。
なお、８０８６においては、プログラムの実行アドレス
が、コードセグメントとオフセットアドレスの和によっ
て表わされるが、ここではコードセグメントの内容を０
とする。したがって、オフセットアドレス（第２図のＨ
，第８図の０４））がプロ″グラムの実行アドレスとな
る。
が、コードセグメントとオフセットアドレスの和によっ
て表わされるが、ここではコードセグメントの内容を０
とする。したがって、オフセットアドレス（第２図のＨ
，第８図の０４））がプロ″グラムの実行アドレスとな
る。
また、 （ｓｗＩ）からの信号は割込みコントロール
ユニッ）（５）、及ヒ、セントラルプロセッサユニット
（６）によってレベル３２の割込みが発生し、８０Ｑ１
番地（以後＋ＩＧは１６進数の数値であることを表わす
）から８８ （１（９番地までに格納されているデータ
をアドレスと見なし、そのアドレスの示す位置に制御が
移るものとする。（通常。
ユニッ）（５）、及ヒ、セントラルプロセッサユニット
（６）によってレベル３２の割込みが発生し、８０Ｑ１
番地（以後＋ＩＧは１６進数の数値であることを表わす
）から８８ （１（９番地までに格納されているデータ
をアドレスと見なし、そのアドレスの示す位置に制御が
移るものとする。（通常。
このような方式を「ベクトル割込み方式」と呼んでいる
） 今、データ設定装置（９）によって（２１）のアドレス
登録レジスタの内容を１００８ ｆｉｌ）に、第８図で
示すプログラムを（８）のＲＡＭに、（ｓｗＩ）のスイ
ッチをＯＮＫそれぞれ設定し、プログラムをイニシャル
スタートしたものとする。さらに、プログラムの実行が
１０００番地に移って来たものとする。
） 今、データ設定装置（９）によって（２１）のアドレス
登録レジスタの内容を１００８ ｆｉｌ）に、第８図で
示すプログラムを（８）のＲＡＭに、（ｓｗＩ）のスイ
ッチをＯＮＫそれぞれ設定し、プログラムをイニシャル
スタートしたものとする。さらに、プログラムの実行が
１０００番地に移って来たものとする。
ｉ ｏ ｏ ｏ ６ｎ番地の命令を実行する段階でプロ
グラムカウンタレジスタ（１）は１００８ Ｑｌに設定
され、アドレス登録レジスタ（２りの内容と一致するた
め、比較回路（８１）の出力（４１）はＯＮとなる。（
ｓｗｌ）はデータ設定装置（９）によってＯＮにされて
いるので１割込みコントロールユニット（５）、及び、
セントラルプロセッサユニット（６）によって１０００
（１８番地の命令が終了した段階でレベル８２の割込
みが発生する。
グラムカウンタレジスタ（１）は１００８ Ｑｌに設定
され、アドレス登録レジスタ（２りの内容と一致するた
め、比較回路（８１）の出力（４１）はＯＮとなる。（
ｓｗｌ）はデータ設定装置（９）によってＯＮにされて
いるので１割込みコントロールユニット（５）、及び、
セントラルプロセッサユニット（６）によって１０００
（１８番地の命令が終了した段階でレベル８２の割込
みが発生する。
レベル３２０割込み応答アドレスとして８゜（ｌｅ番地
から８８ （１，Ｑ番地に実行アドレス（９００（イ）
）が格納されているので、９００（ＩＦ９番地にプログ
ラムの制御が移る。
から８８ （１，Ｑ番地に実行アドレス（９００（イ）
）が格納されているので、９００（ＩＦ９番地にプログ
ラムの制御が移る。
９００ｆ１ｅ番地と９０２ Ｑ［９番地の命令を実行す
ることによって（Ｂｘ）、及び、 （Ｏｘ）レジスタ
に所望の値が格納され、さらに、９０５（ｌ［９番地の
命令を実行することによって１元のＲＯＭに格納されて
いるプログラム（アドレス： １００９番地）に制御が
戻る。
ることによって（Ｂｘ）、及び、 （Ｏｘ）レジスタ
に所望の値が格納され、さらに、９０５（ｌ［９番地の
命令を実行することによって１元のＲＯＭに格納されて
いるプログラム（アドレス： １００９番地）に制御が
戻る。
ここでは変更する場所を一箇所しか指定してイナイカ、
（２！ ）・・（２ｎ）のアドレス登録レジスタ＋
（ｓｗＩ ） ０＠（ｓｗｎ）のスイッチング回路
、及び９（８）の几ＡＭの内容を適当に設定するととに
よって、任意の位置に任意の個数、修正用プログラムを
登録できる。
（２！ ）・・（２ｎ）のアドレス登録レジスタ＋
（ｓｗＩ ） ０＠（ｓｗｎ）のスイッチング回路
、及び９（８）の几ＡＭの内容を適当に設定するととに
よって、任意の位置に任意の個数、修正用プログラムを
登録できる。
このように：ＲＯＭＩＣ格納されているプログラムを擬
似的に変更できるので、プログラムのバッチ修正などが
容易に行なえる。
似的に変更できるので、プログラムのバッチ修正などが
容易に行なえる。
ま゛た。システムが稼動中にプログラムを変更できるの
で、システムの動作を停止する必要がなく、プログラム
の変更確認もその場で行なうことが可能である。
で、システムの動作を停止する必要がなく、プログラム
の変更確認もその場で行なうことが可能である。
第１図はこの発明の一実施例を示すブロック図、第２図
はＩ’ＬＯＭに格納されているプログラムとその修正箇
所を示すプログラム例を示す図、第３図はＲＡＭに格納
するバッチ用のプログラム例を示す説明図である。 図において（１）はプログラムカウンタレジスタ、
（２１）・・（２ｎ）はアドレス登録レジスタ、 （
ａｔ）・・（８ｎ）は比較回路、（ｓｗＩ）・・（ｓｗ
ｎ）はスイッチング回路、（５）は割込みコントロール
ユニッ）ｉ６）ｔ’ｉセントラルプロセッサユニット、
（７）はＲ，ＯＭ、（８１はＲ，ＡＭ、（９）はデータ
設定装置。 ００、Ｑυ、（１のはそれぞれＲＯＭに格納されている
プログラムのアドレス９オブジエクトコード及び、その
オブジェクトコードをソースコードに変換した時の内容
、α３ｄ）ＬＯＭに格納しているプログラムの修正内容
、 Ｑ４． （１４９，（［はそれぞれのＲＡＭ上に格
納するプログラムのアドレス。 オブジェクトコード、及び、そのオブジェクトコードを
ソースコードに変換した時の内容を示Ｌ７である。 代理人 葛 野 信 − １ １１ １ １ ９００ １ １ ＢＢＯ２００１１１１ｌ ’ ＱＯ３ｌ ｌ Ｂ９０３０ｏ １１
ＩＩ １３図 ６ ｒ −−−−−ｌ−−］ ’ ０ＲＣｒ ８０Ｈ１ １］ ’ ＤＷ ’？０ＯＨ１″オアセ、７ト
アドレス１
はＩ’ＬＯＭに格納されているプログラムとその修正箇
所を示すプログラム例を示す図、第３図はＲＡＭに格納
するバッチ用のプログラム例を示す説明図である。 図において（１）はプログラムカウンタレジスタ、
（２１）・・（２ｎ）はアドレス登録レジスタ、 （
ａｔ）・・（８ｎ）は比較回路、（ｓｗＩ）・・（ｓｗ
ｎ）はスイッチング回路、（５）は割込みコントロール
ユニッ）ｉ６）ｔ’ｉセントラルプロセッサユニット、
（７）はＲ，ＯＭ、（８１はＲ，ＡＭ、（９）はデータ
設定装置。 ００、Ｑυ、（１のはそれぞれＲＯＭに格納されている
プログラムのアドレス９オブジエクトコード及び、その
オブジェクトコードをソースコードに変換した時の内容
、α３ｄ）ＬＯＭに格納しているプログラムの修正内容
、 Ｑ４． （１４９，（［はそれぞれのＲＡＭ上に格
納するプログラムのアドレス。 オブジェクトコード、及び、そのオブジェクトコードを
ソースコードに変換した時の内容を示Ｌ７である。 代理人 葛 野 信 − １ １１ １ １ ９００ １ １ ＢＢＯ２００１１１１ｌ ’ ＱＯ３ｌ ｌ Ｂ９０３０ｏ １１
ＩＩ １３図 ６ ｒ −−−−−ｌ−−］ ’ ０ＲＣｒ ８０Ｈ１ １］ ’ ＤＷ ’？０ＯＨ１″オアセ、７ト
アドレス１
Claims (1)
- リードオンリーメモリに格納されているプログラムを擬
似的に変更するプログラム変更装置において、プログラ
ムカウンタの値を格納しておくプログラムカウンタレジ
スタと、変更するプログラムの先頭アドレスを格納して
おくアドレス登録レジスタと、プログラムカウンタレジ
スタの内容とアドレス登録レジスタの内容を比較して一
致した時に一致信号を出す比較回路と、アドレス登録レ
ジスタのデータの設定とスイッチング回路のＯＮ１０
Ｆ Ｆ情報の設定及び修正をするだめのプログラムの内
容をランダムアクセスメモリに格納するデータ設定装置
とを備えたことを特徴とするプログラム変更装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097445A JPS58214945A (ja) | 1982-06-07 | 1982-06-07 | プログラム変更装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57097445A JPS58214945A (ja) | 1982-06-07 | 1982-06-07 | プログラム変更装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58214945A true JPS58214945A (ja) | 1983-12-14 |
Family
ID=14192520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57097445A Pending JPS58214945A (ja) | 1982-06-07 | 1982-06-07 | プログラム変更装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58214945A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105036A (ja) * | 1974-01-22 | 1975-08-19 | ||
| JPS51121230A (en) * | 1975-04-17 | 1976-10-23 | Nec Corp | A control memory system |
-
1982
- 1982-06-07 JP JP57097445A patent/JPS58214945A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50105036A (ja) * | 1974-01-22 | 1975-08-19 | ||
| JPS51121230A (en) * | 1975-04-17 | 1976-10-23 | Nec Corp | A control memory system |
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