JPS5830160A - Ｍｉｓ型半導体装置 - Google Patents
Ｍｉｓ型半導体装置Info
- Publication number
- JPS5830160A JPS5830160A JP56128349A JP12834981A JPS5830160A JP S5830160 A JPS5830160 A JP S5830160A JP 56128349 A JP56128349 A JP 56128349A JP 12834981 A JP12834981 A JP 12834981A JP S5830160 A JPS5830160 A JP S5830160A
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate
- wiring
- film
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＩ８１１半導体装置の構造に係り、特に多層
配線構造のＭＩ８Ｉｌ半導体装置におけるゲート絶縁膜
の保■構造に関する。
配線構造のＭＩ８Ｉｌ半導体装置におけるゲート絶縁膜
の保■構造に関する。
ＭＩ８ｍ半導体集積回路装置に多層配線構造を適用する
場合、多層配線形成工程の成る段階において、半導体素
子のゲートに接続されている下層配線は電気的に浮いた
状態（７０−ティング）になり、核下層配線が何かの理
由（例えば層間絶縁膜にドライ・エツチング法で配線接
続窓を形成する場合等）によりチャージ・アップした場
合、このチャージの逃けるところがないために、ゲート
絶縁膜の耐圧以上の電圧になると、ゲート絶縁膜を通し
て放ｔを起こし素子を＆１壊させる。
場合、多層配線形成工程の成る段階において、半導体素
子のゲートに接続されている下層配線は電気的に浮いた
状態（７０−ティング）になり、核下層配線が何かの理
由（例えば層間絶縁膜にドライ・エツチング法で配線接
続窓を形成する場合等）によりチャージ・アップした場
合、このチャージの逃けるところがないために、ゲート
絶縁膜の耐圧以上の電圧になると、ゲート絶縁膜を通し
て放ｔを起こし素子を＆１壊させる。
本発明は、上記寄生電荷による素子破壊を防止する構造
を提供し、多層配線構造のＭＩＳ型半導体装置の製造歩
留まりを向上せしめることを目的とする。・ 即ち本発明は多層配線構造のＭＩＳ型半導体装置におい
て、ゲートに接続する下層配線の一部が、ゲート絶ＪＩ
ＪＩＩの耐圧より低い降伏電圧を有する逆方向接合若し
くはシ１ットキ−バリアを介して半導体基板に接続され
てなることを特徴とする。
を提供し、多層配線構造のＭＩＳ型半導体装置の製造歩
留まりを向上せしめることを目的とする。・ 即ち本発明は多層配線構造のＭＩＳ型半導体装置におい
て、ゲートに接続する下層配線の一部が、ゲート絶ＪＩ
ＪＩＩの耐圧より低い降伏電圧を有する逆方向接合若し
くはシ１ットキ−バリアを介して半導体基板に接続され
てなることを特徴とする。
以下本発明を図を用いて実施例により詳細に説明する。
なお、第１図は本発明の第１の実施例における等価回路
図（ａ）及び平面構造図（ｂ）、第２図は本発明の第２
の実施例における勢価回路図（８１）及び平面構造図Φ
）、第３図（１）乃至（ｆ）は上記第１の実施例におけ
る製造工程断面図、第４図（ａ）乃至（ｆ）は上記第２
の実施例における製造工程断面図である。
図（ａ）及び平面構造図（ｂ）、第２図は本発明の第２
の実施例における勢価回路図（８１）及び平面構造図Φ
）、第３図（１）乃至（ｆ）は上記第１の実施例におけ
る製造工程断面図、第４図（ａ）乃至（ｆ）は上記第２
の実施例における製造工程断面図である。
本発明の第１項に該尚するＭＩａ型半導体装置は、例え
ば第１図（１）の等価回路図に示すように、ゲートＧに
接続する配線が、ゲート絶縁膜の耐圧より低い降伏電圧
を有する逆方向の保護用ＰＮ接合Ｊ１を介して半導体基
板Ｅに接続された構造を有している。なお図中８はソー
ス、Ｄはドレインを示す。
ば第１図（１）の等価回路図に示すように、ゲートＧに
接続する配線が、ゲート絶縁膜の耐圧より低い降伏電圧
を有する逆方向の保護用ＰＮ接合Ｊ１を介して半導体基
板Ｅに接続された構造を有している。なお図中８はソー
ス、Ｄはドレインを示す。
そして咳ＭＩ８ｇ半導体装置の平面構造は第１図の）に
示すように、フィールド酸化膜ｌにより画定表出された
例えばＰ″″製シリコン（Ｓｌ）基板の第１の領域上に
ゲート酸化膜を介して多結晶８ｉゲート電極２が設けら
れており、骸ゲート電極２の両側に表出するＰ″″！！
１８１ 基板面には第１．第２のＮ ＋ ｍ拡散領域３
ｍ、３ｂ即ち炉１ソース・ドレイン領域が形成されてい
る。又フィールド酸化膜１により画定表出されたＰ″″
ＷｉＳｔ″ＷｉＳｔ基板面に、第３のＮ＋型拡散領域３
Ｃが形成されている。そして上記拡散領域３ａ、３ｂ、
３ｃ及びゲート電極２が形成された基板上を覆う第１の
絶縁膜（下層絶縁膜）に第１、第２、第３０） Ｎ＋型
拡散領域３ａ、３ｂ、３ｃの一部をそれぞれ表出する第
１、第２、第３のコンタクト窓４ａ、４ｂ、４ｃ及び多
結晶Ｓ［ゲート電極２の一部を表出する第４のコンタク
ト窓４ｄが設けらｎ１該第１の絶縁膜上に前記コンタク
ト窓４ａ成るいは４ｂにおいて前記第１のＮ＋型拡散飴
城３ａ成るいは第２のＮ”型拡散領域３ｂにそれぞれ接
＃Ｔるアルミニウム（Ａ４）等からなる下層のソース・
ドレイン配置５ａ、５ｂ 及び、前記コンタクト窓４ｄ
ｌこおいて多結晶８ｉゲート電極２に接続し、且つ前記
コンタクト窓４Ｃにおいて第３のＮ＋型拡散領域３Ｃに
接続するＡ４等からなる下層のゲート配線５Ｃが形成さ
れている。そして史（こ前記下層の配線５ａ、５ｂ、５
ｃを有する基板上に、酌記下層ゲート配線５Ｃ面の一部
を表出する配線接続窓（スルーホール）６を有［る第２
の絶縁膜即ち層間絶縁膜が設けられており、該層間絶縁
膜上に前記配線接続窓６において下層ゲート配線５Ｃに
接続するＡｔ等からなる上層配線７が形成された構造を
有している。
示すように、フィールド酸化膜ｌにより画定表出された
例えばＰ″″製シリコン（Ｓｌ）基板の第１の領域上に
ゲート酸化膜を介して多結晶８ｉゲート電極２が設けら
れており、骸ゲート電極２の両側に表出するＰ″″！！
１８１ 基板面には第１．第２のＮ ＋ ｍ拡散領域３
ｍ、３ｂ即ち炉１ソース・ドレイン領域が形成されてい
る。又フィールド酸化膜１により画定表出されたＰ″″
ＷｉＳｔ″ＷｉＳｔ基板面に、第３のＮ＋型拡散領域３
Ｃが形成されている。そして上記拡散領域３ａ、３ｂ、
３ｃ及びゲート電極２が形成された基板上を覆う第１の
絶縁膜（下層絶縁膜）に第１、第２、第３０） Ｎ＋型
拡散領域３ａ、３ｂ、３ｃの一部をそれぞれ表出する第
１、第２、第３のコンタクト窓４ａ、４ｂ、４ｃ及び多
結晶Ｓ［ゲート電極２の一部を表出する第４のコンタク
ト窓４ｄが設けらｎ１該第１の絶縁膜上に前記コンタク
ト窓４ａ成るいは４ｂにおいて前記第１のＮ＋型拡散飴
城３ａ成るいは第２のＮ”型拡散領域３ｂにそれぞれ接
＃Ｔるアルミニウム（Ａ４）等からなる下層のソース・
ドレイン配置５ａ、５ｂ 及び、前記コンタクト窓４ｄ
ｌこおいて多結晶８ｉゲート電極２に接続し、且つ前記
コンタクト窓４Ｃにおいて第３のＮ＋型拡散領域３Ｃに
接続するＡ４等からなる下層のゲート配線５Ｃが形成さ
れている。そして史（こ前記下層の配線５ａ、５ｂ、５
ｃを有する基板上に、酌記下層ゲート配線５Ｃ面の一部
を表出する配線接続窓（スルーホール）６を有［る第２
の絶縁膜即ち層間絶縁膜が設けられており、該層間絶縁
膜上に前記配線接続窓６において下層ゲート配線５Ｃに
接続するＡｔ等からなる上層配線７が形成された構造を
有している。
又本発明の第２項に該尚するＭＩａ型半導体装置は、例
えば第２図（ａ）の等価回路圀に示すように、ゲートＧ
に接続する配線が、グー１絶縁膜の耐圧より低い降伏電
圧を有するシ曹ット午・Ｉ（９７８勝を介して半導体基
板Ｅに接続された構造を有している。なお図中８はソー
ス、Ｄはドレインを示す・そして該ＭＩＳ型半導体装置
の平面構造は第２図（ｂ）に示すように、フィールド膜
化膜１により両足表出された例えばＮＪ１１Ｊ８ｉ基板
の第１の領域上に、ゲート酸化膜を介して多結晶Ｓｉゲ
ート電極２が設けられており、峡ゲート電極２の両側に
表出するＮ型８ｉ基板面には第１１第２のＰ＋型拡散領
域ｇａ、３ｂ即ちＰ−型ソース・ドレイン領域が形成さ
れている。そして上記拡散領域８ｇ、８ｂ及びゲート電
極２が形成された基板上を覆う第１の絶縁膜（下層絶縁
膜）に第１、第２のＰ＋型拡散領域ｇａ、ｇｂの一部を
それぞれ表出する第１、第２のコンタクト窓４ａ＋４ｂ
ｓＮｍ８ｉ遅゛板面の一部を表出する第３のコンタク）
ｆ１４ｃ、及び多結晶Ｓｔゲートｗ極２の一部を表出す
る第４のコンタクト窓４ｄが設けられ、該第１の絶縁膜
上に前記コンタクト窓４ａ成るいは４ｂにおいて前記第
１のＰ＋壓拡散領域８ａ及び第２のＰ＋型拡散領域８ｂ
にそれぞれ接続するＡ４等からなる下層のソース・ドレ
イン配線５ａ、５ｂ及び、前記コンタク１１３４ｄにお
いて多結晶Ｓ１ゲート電極２に接続し、−ト配線５Ｃが
形成さイしている。そして更に前記下層の配Ｍｓａｔ５
ｂ＋ｓｃを有する基板上ζこ、前記下層ゲート配線５０
面の一部を表出する配船接続窓（スルーホール）６を有
する第２の絶縁膜即ち眉間絶縁膜が設けられており、該
層間絶縁膜上に前記配線接続窓６において下層ゲート配
線５Ｃに接続するＡｔ等からなる上層配線７が形成され
た構造を有している。
えば第２図（ａ）の等価回路圀に示すように、ゲートＧ
に接続する配線が、グー１絶縁膜の耐圧より低い降伏電
圧を有するシ曹ット午・Ｉ（９７８勝を介して半導体基
板Ｅに接続された構造を有している。なお図中８はソー
ス、Ｄはドレインを示す・そして該ＭＩＳ型半導体装置
の平面構造は第２図（ｂ）に示すように、フィールド膜
化膜１により両足表出された例えばＮＪ１１Ｊ８ｉ基板
の第１の領域上に、ゲート酸化膜を介して多結晶Ｓｉゲ
ート電極２が設けられており、峡ゲート電極２の両側に
表出するＮ型８ｉ基板面には第１１第２のＰ＋型拡散領
域ｇａ、３ｂ即ちＰ−型ソース・ドレイン領域が形成さ
れている。そして上記拡散領域８ｇ、８ｂ及びゲート電
極２が形成された基板上を覆う第１の絶縁膜（下層絶縁
膜）に第１、第２のＰ＋型拡散領域ｇａ、ｇｂの一部を
それぞれ表出する第１、第２のコンタクト窓４ａ＋４ｂ
ｓＮｍ８ｉ遅゛板面の一部を表出する第３のコンタク）
ｆ１４ｃ、及び多結晶Ｓｔゲートｗ極２の一部を表出す
る第４のコンタクト窓４ｄが設けられ、該第１の絶縁膜
上に前記コンタクト窓４ａ成るいは４ｂにおいて前記第
１のＰ＋壓拡散領域８ａ及び第２のＰ＋型拡散領域８ｂ
にそれぞれ接続するＡ４等からなる下層のソース・ドレ
イン配線５ａ、５ｂ及び、前記コンタク１１３４ｄにお
いて多結晶Ｓ１ゲート電極２に接続し、−ト配線５Ｃが
形成さイしている。そして更に前記下層の配Ｍｓａｔ５
ｂ＋ｓｃを有する基板上ζこ、前記下層ゲート配線５０
面の一部を表出する配船接続窓（スルーホール）６を有
する第２の絶縁膜即ち眉間絶縁膜が設けられており、該
層間絶縁膜上に前記配線接続窓６において下層ゲート配
線５Ｃに接続するＡｔ等からなる上層配線７が形成され
た構造を有している。
次に上記第１．第２の実施例に示した構造を有するＭＯ
ａ型半導体装置の製造方法について説明する・ 第１の実施例の構造を有するＭ０８［半導体装置を形成
するに際しては、先ず通常の方法を用いて第３９伽）に
示すように、例えば２０（０−ａｍ）程度の比抵抗を有
するＰ″″ｆｉ８ｉ基板１１上にトランジスタ形成領域
１２及び保護接続拡散領域１３を表出する窓を有するフ
ィールド酸化層！４を形成した後、通常の熱酸化法によ
りトランジスタ形成領域１３面に例えば５００（１）程
度の厚さのゲート酸化１［１５を形成する。なおこの際
保護接続形成領域１３面上にも５００（１３１ｉ度の薄
い酸化Ｍ１５′が形成される０次いで骸基板上に通常の
化学気相成長（ＯＶＤ）法により１ｏｏｏ〔１）ｍａｒ
。
ａ型半導体装置の製造方法について説明する・ 第１の実施例の構造を有するＭ０８［半導体装置を形成
するに際しては、先ず通常の方法を用いて第３９伽）に
示すように、例えば２０（０−ａｍ）程度の比抵抗を有
するＰ″″ｆｉ８ｉ基板１１上にトランジスタ形成領域
１２及び保護接続拡散領域１３を表出する窓を有するフ
ィールド酸化層！４を形成した後、通常の熱酸化法によ
りトランジスタ形成領域１３面に例えば５００（１）程
度の厚さのゲート酸化１［１５を形成する。なおこの際
保護接続形成領域１３面上にも５００（１３１ｉ度の薄
い酸化Ｍ１５′が形成される０次いで骸基板上に通常の
化学気相成長（ＯＶＤ）法により１ｏｏｏ〔１）ｍａｒ
。
の厚さの多結晶８１層を成長せしめ、通常の方法でパタ
ーンニングを行りて、第３図（ロ）に示すように、トラ
ンジスタ形成領域１２上に多結晶８１ゲート電極１６を
形成し、次いで該多結晶Ｓｉゲート電極１６及びフィー
ルド酸化膜１４をマスクとしてＰ−型８１基板１１面に
選択的ｌこ、例えば５ｘ１０” Ｃａｔｍ／ｃｎ？ ）
程度の注入量で１（μｍ３程度の深さにりんイオン（Ｐ
”）の注入を行りた後、該注入領域の活性化を行って、
トランジスタ形成領域１２に１〔μｍ〕程度の深さの第
１．第２のＮ＋派拡敞領域即ちＮ＋型ソース・ドレイン
領域１７ｍ、１７ｂを、又保護接続形成領域１３に１Ｃ
μｍ３程度の深さの第３のＮ＋型拡散領域即ちＮ＋型保
５ｉ１ｉ！：続拡散領域１７Ｃを形成する。次いで通常
のＯＶＤ法により該基板上着こりん珪酸ガラス（ｐ Ｓ
Ｇ）岬の第１の絶縁膜即ち下層絶縁膜を形成した彼、
通常のウェット・エツチング法等を用いて、第３図（Ｃ
）に示すように前記下層絶縁ｍｉｓおよびゲート酸化膜
１５ 、１５’ に、ソース・ドレイン領域１７１．１
７ｂ面、保護接続拡散領域１７０面を表出する第１．第
２．第３の＝ｒ７タクト窓１９ａ、１９ｂ１１９Ｃ及び
、多結晶８ｉゲ一ト電極１６面を表出する第４のコンタ
クト窓１９ｄを形成するＯ次いで通常の蒸着等の方法に
より該基板上に１〔μｍ〕程度のＡｔ層を被着し、通常
の方法によりノ（ターンニングを行って第３図（ｄ）に
示すように、該下層絶縁膜１８上に前記コンタクト窓１
９ａ、１９ｂにおいてソース・ドレイン領域１１．１７
ｂにそれぞれ接続Ｔるソース−ドレイン配置１１２０ｍ
、２０ｂ及び、前記コンタクト窓１９ｄと１９０におい
てゲート電極１６と保護接続拡散領域１３に接続するゲ
ート配＊ＺＯＣを形成する。なおゲート電極１６上のゲ
ート配＃２０Ｃと保護接続拡散領域１７Ｃ上のゲート配
線２０ｃとは図示外の領域において接続している一連の
配線である。又配線形成後通常の７ａイング処理を施し
て各接続部をオーζツク接続とする。次いで該基板上に
通常のＯＶＤ法番こよりＰＳＧ等からなる第２の絶縁膜
即ち眉間絶縁膜をＯＶＤ法などで形成し、次いで第３図
（ｅｉ）に示すように該眉間絶縁膜２１に前記ゲート配
線２０Ｃの一部を表出する配線接続窓（スルーホール）
２２を通常のドライ・エツチング法等を用いて形成し、
次いで該基板上Ｉこ蒸着等の方法により１〔μｍ）ＩＩ
Ｋの厚さのＡｔ層を形成し、通常のつｊＩｌット一番羊
ツチｙｇｔａ等により諌＾Ｌ一層のバタ！ン二ングを行
って、第３図（ｆ）に示すように、層間絶縁膜２１上に
前記配線接続窓２２において下層のゲート配線２０ｃに
接続する上層配線２３８形成する。
ーンニングを行りて、第３図（ロ）に示すように、トラ
ンジスタ形成領域１２上に多結晶８１ゲート電極１６を
形成し、次いで該多結晶Ｓｉゲート電極１６及びフィー
ルド酸化膜１４をマスクとしてＰ−型８１基板１１面に
選択的ｌこ、例えば５ｘ１０” Ｃａｔｍ／ｃｎ？ ）
程度の注入量で１（μｍ３程度の深さにりんイオン（Ｐ
”）の注入を行りた後、該注入領域の活性化を行って、
トランジスタ形成領域１２に１〔μｍ〕程度の深さの第
１．第２のＮ＋派拡敞領域即ちＮ＋型ソース・ドレイン
領域１７ｍ、１７ｂを、又保護接続形成領域１３に１Ｃ
μｍ３程度の深さの第３のＮ＋型拡散領域即ちＮ＋型保
５ｉ１ｉ！：続拡散領域１７Ｃを形成する。次いで通常
のＯＶＤ法により該基板上着こりん珪酸ガラス（ｐ Ｓ
Ｇ）岬の第１の絶縁膜即ち下層絶縁膜を形成した彼、
通常のウェット・エツチング法等を用いて、第３図（Ｃ
）に示すように前記下層絶縁ｍｉｓおよびゲート酸化膜
１５ 、１５’ に、ソース・ドレイン領域１７１．１
７ｂ面、保護接続拡散領域１７０面を表出する第１．第
２．第３の＝ｒ７タクト窓１９ａ、１９ｂ１１９Ｃ及び
、多結晶８ｉゲ一ト電極１６面を表出する第４のコンタ
クト窓１９ｄを形成するＯ次いで通常の蒸着等の方法に
より該基板上に１〔μｍ〕程度のＡｔ層を被着し、通常
の方法によりノ（ターンニングを行って第３図（ｄ）に
示すように、該下層絶縁膜１８上に前記コンタクト窓１
９ａ、１９ｂにおいてソース・ドレイン領域１１．１７
ｂにそれぞれ接続Ｔるソース−ドレイン配置１１２０ｍ
、２０ｂ及び、前記コンタクト窓１９ｄと１９０におい
てゲート電極１６と保護接続拡散領域１３に接続するゲ
ート配＊ＺＯＣを形成する。なおゲート電極１６上のゲ
ート配＃２０Ｃと保護接続拡散領域１７Ｃ上のゲート配
線２０ｃとは図示外の領域において接続している一連の
配線である。又配線形成後通常の７ａイング処理を施し
て各接続部をオーζツク接続とする。次いで該基板上に
通常のＯＶＤ法番こよりＰＳＧ等からなる第２の絶縁膜
即ち眉間絶縁膜をＯＶＤ法などで形成し、次いで第３図
（ｅｉ）に示すように該眉間絶縁膜２１に前記ゲート配
線２０Ｃの一部を表出する配線接続窓（スルーホール）
２２を通常のドライ・エツチング法等を用いて形成し、
次いで該基板上Ｉこ蒸着等の方法により１〔μｍ）ＩＩ
Ｋの厚さのＡｔ層を形成し、通常のつｊＩｌット一番羊
ツチｙｇｔａ等により諌＾Ｌ一層のバタ！ン二ングを行
って、第３図（ｆ）に示すように、層間絶縁膜２１上に
前記配線接続窓２２において下層のゲート配線２０ｃに
接続する上層配線２３８形成する。
なお上記実施例の方法において、Ｎ＋型保繰接続拡散領
域１７ＣとＰ−壓Ｓｉ基板１１との間に形成されるＰＮ
接合は、ゲート酸化膜１５の耐圧４０（Ｖ）程度より低
い２０〜３０ （Ｖ）程度の逆降伏電圧を有するので、
層間絶縁膜２１にドライ・エツチング例えばりアクティ
ブ・イオ／・エツチング＠−ｊこより配線接続窓２２を
形成する際！１こ、ゲート配線２０Ｃに前記ＰＮ接合の
逆降伏電圧を越えて蓄積された電荷は、保護接続拡散領
域１７ｃを介してＰ′″９８ ｉ基板１１に放出され、
ゲート酸化膜１５が破壊されることかない。又核ＰＮ接
合の逆降伏電圧は、該半導体装置の％原電圧より充分に
高い伽であるから装置動作に支障は与んないＯ 次に第２の実施例の構造を有するＭｏ５Ｍ半導体装置を
形成する方法ζこついて説明すると、第４ｖＡ（ａ）に
示すように、例えば１〔０−備〕程度の比抵抗を有する
Ｎ型８１基板３１上に、トランジスタ形成領域１２及び
保護接続領域１３を浅田する窓を有するフィールド酸化
膜１４を形成した後、前記第１の実施例と同様の方法に
より、トランジスタ形成領域１２面に５００（ＪＬ）程
度の厚さのゲート酸化膜１５を、又線膜接続形成領域１
３面に５００（４）程度の薄い酸化膜１５′を形成し、
更にゲート酸化膜１５上に厚さ４０００（Ｘ）程度の多
結晶Ｓｉゲート電極１６を形成Ｔる。次いで第４図６）
に示すように保１Ｉｉ１ｉｋ絖形成領域１３上をフォト
−レジスト膜３２で覆った後、フィールド酸化膜１４及
びゲート電極１６をマスクとしてトランジスタ形成領域
１２のＮｆｉ８ｉ基板３１面に、ＩＸ １０” （ａｔ
ｍ／ｃｌｌ？）程度の注入量で１（ａｍ）程度の深さに
選択的にほう素イオン（Ｂ＋）を注入し、次いでフォト
−レジスト膜３２を除去した後所望の活性化処理を行り
て、第４図（Ｃ）に示すようにトランジスタ形成領域１
２に１〔μｍ）程度の深さの第１．第２のＰ＋型拡散領
域即ちＰ＋型ソース・ドレイン領域３３ｍ、３３ｂを形
成し、次いで第１の実施例と同様の方法により該基板上
に、ソース・ドレイン領域ａａａ、３３ｂ面及びＮ型８
ｉ基板３１の保Ｉｌ接続形成領域１３面を表出する第１
゜第２ 、ｆｆ１３のコンタクト窓１９ａ、１９ｂ、１
９ｃ及び、多結晶Ｓｉゲート電極１６面を表出する第４
のコンタクト窓１９ｄを有する第１の絶縁膜即ち下層絶
１１１［１ｇを形成する。次いで第４図（ｄ）に示すよ
うに、第１の実施例と同様の方法を用いて下層絶縁Ｍ２
Ｓ上に、第１．第２のコンタクト窓１９ｍ、１９ｂにお
いてソース・ドレイン領域３３ａ。
域１７ＣとＰ−壓Ｓｉ基板１１との間に形成されるＰＮ
接合は、ゲート酸化膜１５の耐圧４０（Ｖ）程度より低
い２０〜３０ （Ｖ）程度の逆降伏電圧を有するので、
層間絶縁膜２１にドライ・エツチング例えばりアクティ
ブ・イオ／・エツチング＠−ｊこより配線接続窓２２を
形成する際！１こ、ゲート配線２０Ｃに前記ＰＮ接合の
逆降伏電圧を越えて蓄積された電荷は、保護接続拡散領
域１７ｃを介してＰ′″９８ ｉ基板１１に放出され、
ゲート酸化膜１５が破壊されることかない。又核ＰＮ接
合の逆降伏電圧は、該半導体装置の％原電圧より充分に
高い伽であるから装置動作に支障は与んないＯ 次に第２の実施例の構造を有するＭｏ５Ｍ半導体装置を
形成する方法ζこついて説明すると、第４ｖＡ（ａ）に
示すように、例えば１〔０−備〕程度の比抵抗を有する
Ｎ型８１基板３１上に、トランジスタ形成領域１２及び
保護接続領域１３を浅田する窓を有するフィールド酸化
膜１４を形成した後、前記第１の実施例と同様の方法に
より、トランジスタ形成領域１２面に５００（ＪＬ）程
度の厚さのゲート酸化膜１５を、又線膜接続形成領域１
３面に５００（４）程度の薄い酸化膜１５′を形成し、
更にゲート酸化膜１５上に厚さ４０００（Ｘ）程度の多
結晶Ｓｉゲート電極１６を形成Ｔる。次いで第４図６）
に示すように保１Ｉｉ１ｉｋ絖形成領域１３上をフォト
−レジスト膜３２で覆った後、フィールド酸化膜１４及
びゲート電極１６をマスクとしてトランジスタ形成領域
１２のＮｆｉ８ｉ基板３１面に、ＩＸ １０” （ａｔ
ｍ／ｃｌｌ？）程度の注入量で１（ａｍ）程度の深さに
選択的にほう素イオン（Ｂ＋）を注入し、次いでフォト
−レジスト膜３２を除去した後所望の活性化処理を行り
て、第４図（Ｃ）に示すようにトランジスタ形成領域１
２に１〔μｍ）程度の深さの第１．第２のＰ＋型拡散領
域即ちＰ＋型ソース・ドレイン領域３３ｍ、３３ｂを形
成し、次いで第１の実施例と同様の方法により該基板上
に、ソース・ドレイン領域ａａａ、３３ｂ面及びＮ型８
ｉ基板３１の保Ｉｌ接続形成領域１３面を表出する第１
゜第２ 、ｆｆ１３のコンタクト窓１９ａ、１９ｂ、１
９ｃ及び、多結晶Ｓｉゲート電極１６面を表出する第４
のコンタクト窓１９ｄを有する第１の絶縁膜即ち下層絶
１１１［１ｇを形成する。次いで第４図（ｄ）に示すよ
うに、第１の実施例と同様の方法を用いて下層絶縁Ｍ２
Ｓ上に、第１．第２のコンタクト窓１９ｍ、１９ｂにお
いてソース・ドレイン領域３３ａ。
３３ｂにそれぞれ接続するＡｔからなるソース・ドレイ
ン配線２０ａ、２０ｂ及び、第４のコンタクト窓１９ｄ
でゲート電極１６に接続し、月つ第３のコンタクト窓１
９ｃで直かにＮ型８１基板３１に接触する、Ａｔからな
るゲート配線２０ Ｃを形成する。なお図においてゲー
ト亀！１６上のゲート配＃２０ｃと線膜接続形成領域１
３上のゲート配線２０Ｃとは図示外の領域において接続
している一連の配線である。次いで該基板上にＯＶＤ法
郷によりＰ２Ｏ等の眉間絶縁膜を形成し、次いで第３図
（ｅ）に示すように該眉間絶縁膜２１に前記ゲート配線
２０Ｃの一部を表出する配線接続窓（スルーホール）２
２を通常のドライ骨エツチング法等を用いて形成し、次
いで第１の実施例と同様の方法を用いて、第４図（０に
示すように上記層間絶締膜２１上に、前記配置’接続窓
２２においてゲート配線２０Ｃに接続する上層配線２３
を形成する。
ン配線２０ａ、２０ｂ及び、第４のコンタクト窓１９ｄ
でゲート電極１６に接続し、月つ第３のコンタクト窓１
９ｃで直かにＮ型８１基板３１に接触する、Ａｔからな
るゲート配線２０ Ｃを形成する。なお図においてゲー
ト亀！１６上のゲート配＃２０ｃと線膜接続形成領域１
３上のゲート配線２０Ｃとは図示外の領域において接続
している一連の配線である。次いで該基板上にＯＶＤ法
郷によりＰ２Ｏ等の眉間絶縁膜を形成し、次いで第３図
（ｅ）に示すように該眉間絶縁膜２１に前記ゲート配線
２０Ｃの一部を表出する配線接続窓（スルーホール）２
２を通常のドライ骨エツチング法等を用いて形成し、次
いで第１の実施例と同様の方法を用いて、第４図（０に
示すように上記層間絶締膜２１上に、前記配置’接続窓
２２においてゲート配線２０Ｃに接続する上層配線２３
を形成する。
なお上記実施例の方法において、第３のコンタニ・クト
窓１９Ｃ部に形成されるＮ型Ｓｔ基板３１とｋＡからな
るゲート配置／５２０Ｃとの間のシ曽ットキ・バリアは
層間絶縁膜形成時の加熱によりＡｔがＮ型８ｉ基板とア
ロイングして形成される。そして該シ四ットキ・バリア
の降伏電圧はゲート酸化膜１５の耐圧より低い１５ （
Ｖ）程度の値を有するので、多層配線形成工程ｆこおい
てゲート配線２０Ｃに前記降伏電圧を越えて蓄積された
電荷は、前記シ曹ットキ・バリアを介してＮ型ＳＩ基板
３１に放出される。従って蓄積電荷によりゲート酸化膜
１５が破壊されることがない。又該シ璽ットキ・バリア
の降伏電圧は、該半導体装置の電源電圧より充分に高い
電圧であるから装置動作に支障は与えない。
窓１９Ｃ部に形成されるＮ型Ｓｔ基板３１とｋＡからな
るゲート配置／５２０Ｃとの間のシ曽ットキ・バリアは
層間絶縁膜形成時の加熱によりＡｔがＮ型８ｉ基板とア
ロイングして形成される。そして該シ四ットキ・バリア
の降伏電圧はゲート酸化膜１５の耐圧より低い１５ （
Ｖ）程度の値を有するので、多層配線形成工程ｆこおい
てゲート配線２０Ｃに前記降伏電圧を越えて蓄積された
電荷は、前記シ曹ットキ・バリアを介してＮ型ＳＩ基板
３１に放出される。従って蓄積電荷によりゲート酸化膜
１５が破壊されることがない。又該シ璽ットキ・バリア
の降伏電圧は、該半導体装置の電源電圧より充分に高い
電圧であるから装置動作に支障は与えない。
上記実施例においては、ＰＮ接合によるゲート保護構造
をＮ−ＭＯ８で、シ冒ットキ・バリアによるゲート保護
構造をＰ−ＭＯ８で説明したが一連にそれぞれＰ−ＭＯ
８およびＮ−ＭＯ８にも適用できるし、０−ＭＯ８にも
適用できる。
をＮ−ＭＯ８で、シ冒ットキ・バリアによるゲート保護
構造をＰ−ＭＯ８で説明したが一連にそれぞれＰ−ＭＯ
８およびＮ−ＭＯ８にも適用できるし、０−ＭＯ８にも
適用できる。
又シ嘗ットキ・バリア接続による保護構造は、アルｆ＝
ウム（Ａｔ）に限らない。例えばゲート電極に接続する
下層配線にチタニウム（Ｔｉ）やモリブデン（ＭＯ）を
用いても形成することができる。
ウム（Ａｔ）に限らない。例えばゲート電極に接続する
下層配線にチタニウム（Ｔｉ）やモリブデン（ＭＯ）を
用いても形成することができる。
更に又シ曹ットキ・バリアを白金シリサイド（ＰｔＳｔ
）で形成しその上にアルミニウム（人ｔ）を蒸着するこ
とによりて配線はムｔでシ璽ットキ・バリアはｐｔｓｉ
となる。この場合降伏電圧は１０（Ｖ）１ｉ［となる。
）で形成しその上にアルミニウム（人ｔ）を蒸着するこ
とによりて配線はムｔでシ璽ットキ・バリアはｐｔｓｉ
となる。この場合降伏電圧は１０（Ｖ）１ｉ［となる。
又、半導体基板側もシリコン（８ｉ）に限らないことは
言うまでもない。
言うまでもない。
以上説明したように多層配線構造のＭＩＳ型半導体装置
に本発明の構造を適用すれば、多層配線形成工程等にお
いて、ゲート電極着こ接続された下層配線に蓄積される
電荷ｌこよってゲート絶縁膜が破壊されることがなくな
る。従って多層配線構造のＭＩＳ型半導体装置の製造歩
留まりが向上すも
に本発明の構造を適用すれば、多層配線形成工程等にお
いて、ゲート電極着こ接続された下層配線に蓄積される
電荷ｌこよってゲート絶縁膜が破壊されることがなくな
る。従って多層配線構造のＭＩＳ型半導体装置の製造歩
留まりが向上すも
第１図は本発明の第４の実施例における等価回路図（ａ
）及び平面構造図φ）、第２図は本発明の第２の実施例
における等価回路図（ａ）及び平面構造図（ロ）、第３
図（ａ）乃至（０は上記第１の実施例における製造工程
断面図、第４図（ａ）乃至（ｆ）は上記第２の実施例に
おける製造工程断面図である。 図憂こおいて、Ｇはゲート、ＪＢは保護用逆方向接合、
Ｓ脇はシ璽ットキ・バリア、Ｅは半導体基板、１はフィ
ールド酸化膜、２は多結晶シリコン・ゲート電極、３ａ
、３ｂは第１第２のＮ＋減被拡散領域Ｎ＋型ンソー−ド
レイン領域）、３Ｃは第３のＮ４ｍ拡散領域、４ｇ、４
ｂ、４ｃ、４ｄは下層絶縁膜のコンタクト窓、５ａ、５
ｂはソース・ドレイン配線、５Ｃはゲートに接続する下
層配線、６は配線接続窓（スルーホール）、７は上１配
線、ｇａ、８ｂは第１第２のＰ”ｌｌ拡散領域（Ｐ＋型
ソース・ドレイン領域）を示す。 第 １ 図 ６区）（８） 寥 ２ｒ２Ｊ ＜Ｑノ
（匈第 ３ 口 第 ４ 図
）及び平面構造図φ）、第２図は本発明の第２の実施例
における等価回路図（ａ）及び平面構造図（ロ）、第３
図（ａ）乃至（０は上記第１の実施例における製造工程
断面図、第４図（ａ）乃至（ｆ）は上記第２の実施例に
おける製造工程断面図である。 図憂こおいて、Ｇはゲート、ＪＢは保護用逆方向接合、
Ｓ脇はシ璽ットキ・バリア、Ｅは半導体基板、１はフィ
ールド酸化膜、２は多結晶シリコン・ゲート電極、３ａ
、３ｂは第１第２のＮ＋減被拡散領域Ｎ＋型ンソー−ド
レイン領域）、３Ｃは第３のＮ４ｍ拡散領域、４ｇ、４
ｂ、４ｃ、４ｄは下層絶縁膜のコンタクト窓、５ａ、５
ｂはソース・ドレイン配線、５Ｃはゲートに接続する下
層配線、６は配線接続窓（スルーホール）、７は上１配
線、ｇａ、８ｂは第１第２のＰ”ｌｌ拡散領域（Ｐ＋型
ソース・ドレイン領域）を示す。 第 １ 図 ６区）（８） 寥 ２ｒ２Ｊ ＜Ｑノ
（匈第 ３ 口 第 ４ 図
Claims (1)
- 【特許請求の範囲】 １、多層配線構造のＭＩ８１１１”？’導体装置におい
て、ゲートに！１続する下層配線の一部が、ゲート絶縁
膜の耐圧より低い降伏電圧を有する逆方向接合を介して
半導体基板に接続されてなることを特徴とするＭＩａｌ
ｌ亭導体装電導 体装置層配線構造のＭＩ８ｍ１半導体装置において、ゲ
ートに接続する下層配線の一部が、ゲート絶縁膜の耐圧
より低い降伏電圧を有するシ謬ットキＯバリアを介して
半導体基板ｌこ接続されてなることを特徴とするＭＩ８
１１１半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128349A JPS5830160A (ja) | 1981-08-17 | 1981-08-17 | Ｍｉｓ型半導体装置 |
| EP82304305A EP0072690A3 (en) | 1981-08-17 | 1982-08-16 | A mis device and a method of manufacturing it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56128349A JPS5830160A (ja) | 1981-08-17 | 1981-08-17 | Ｍｉｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5830160A true JPS5830160A (ja) | 1983-02-22 |
Family
ID=14982609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56128349A Pending JPS5830160A (ja) | 1981-08-17 | 1981-08-17 | Ｍｉｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5830160A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061157A (en) * | 1989-09-26 | 1991-10-29 | Ebara Corporation | Submersible pump |
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49391A (ja) * | 1972-04-15 | 1974-01-05 | ||
| JPS53126875A (en) * | 1977-04-13 | 1978-11-06 | Hitachi Ltd | Gate protecting device |
-
1981
- 1981-08-17 JP JP56128349A patent/JPS5830160A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49391A (ja) * | 1972-04-15 | 1974-01-05 | ||
| JPS53126875A (en) * | 1977-04-13 | 1978-11-06 | Hitachi Ltd | Gate protecting device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5061157A (en) * | 1989-09-26 | 1991-10-29 | Ebara Corporation | Submersible pump |
| US5500542A (en) * | 1993-02-12 | 1996-03-19 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US5672895A (en) * | 1993-02-12 | 1997-09-30 | Fujitsu, Ltd. | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
| US6002155A (en) * | 1993-02-12 | 1999-12-14 | Fujitsu Limited | Semiconductor integrated circuit with protection circuit against electrostatic breakdown and layout design method therefor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3047986B2 (ja) | 半導体装置 | |
| JPH07120653B2 (ja) | モノリシック集積回路の製造方法 | |
| JPH04229616A (ja) | 半導体層構造に開口を製造する方法 | |
| JPH0463546B2 (ja) | ||
| JPS5830160A (ja) | Ｍｉｓ型半導体装置 | |
| JPH02110976A (ja) | 絶縁ゲート型半導体装置 | |
| JPS5974668A (ja) | 集積回路接点構造体 | |
| JPH0467671A (ja) | 半導体装置の製造方法 | |
| JPS59195870A (ja) | 半導体装置 | |
| JPH0370178A (ja) | 半導体装置 | |
| JPS62108567A (ja) | 半導体集積回路装置 | |
| JPS5858766A (ja) | 絶縁ゲ−ト型電界効果半導体装置及びその製造方法 | |
| JPH0142147B2 (ja) | ||
| RU2029393C1 (ru) | Динамическая ячейка памяти | |
| JPS639658B2 (ja) | ||
| JPS59111367A (ja) | 半導体装置の製造方法 | |
| JPS5851523A (ja) | 半導体装置 | |
| JPH061775B2 (ja) | 半導体装置の製造方法 | |
| JPS61228661A (ja) | 半導体装置及びその製造方法 | |
| JPS5887871A (ja) | 絶縁ゲ−ト型電界効果半導体装置 | |
| JPS58135672A (ja) | 半導体装置 | |
| JPS6392028A (ja) | 半導体装置 | |
| JPS59204276A (ja) | 絶縁ゲ−ト電界効果半導体装置 | |
| JPS62204566A (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS61267347A (ja) | 半導体装置 |