JPS5830593B2 - 電子楽器のエンベロ−プ回路 - Google Patents

Description

【発明の詳細な説明】 本発明は電子楽器において抵抗回路網とアナログゲート
群により楽音波形にエンベロープを付与するエンベロー
プ回路に関するものである。

従来、電子楽器とくに電子オルガンにおいて楽音波形に
エンベロープを付与する方法としては、鍵スィッチのオ
ンオフ信号を積分回路を通過させて得られる信号をアナ
ログ制御のゲート回路の制御信号として与え、該ゲート
回路を通過する楽音波形信号の量を加減している。

しかしこの方法では鍵スィッチの各々に前記積分回路を
必要とし、またそのような積分回路では複雑なエンベロ
ープを形成することは困難であった。

最近デジタル信号処理を行なう電子楽器が提案されてお
り、デジタル的にエンベロープを制御する方法としては
、エンベロープ波形と楽音波形とを乗算回路で乗算する
方法がある。

しかしデジタル乗算回路は回路容量が大きいことや、デ
ジタル乗算により出力ビツト数が両人カビット数の和に
なり、ビット数が増大する等の不都合な面があった。

本発明の目的は乗算回路を用いることなくデジタル信号
制御により楽音波形にエンベロープを付与する簡単な構
成の電子楽器のエンベロープ回路を提供することである
。

前記目的を達成するため、本発明の電子楽器のエンベロ
ープ回路はアナログ楽音信号が並列に与えられる複数の
アナログゲート群と、該アナログゲート群に接続される
エンベロープに比例し重み付けされた抵抗回路網とより
成るエンベロープ付与回路、およびエンベロープ波形の
各部分の時間を制御する複数のクロック発生器からのク
ロックをキー信号に応じて選択的に切換え抽出し、該抽
出したクロックに基づいてエンベロープ波形に対応する
デジタルコード信号を得、該デジタルコード信号で前記
エンベロープ付与回路中のアナログゲート群を開閉制御
するエンベロープ制御回路を具え、前記エンベロープ付
与回路中の抵抗回路網からエンベロープの付与されたア
ナログ楽音信号を得ることを特徴とするものである。

以下本発明を実施例につき詳述する。

第１図は本発明の適用される電子楽器のブロック図であ
る。

鍵盤回路１により発生する鍵盤のキースイッチのオンオ
フ情報は楽音波形信号発生回路２およびエンベロープ制
御回路３に与えられる。

楽音波形信号発生回路２からは楽音波形がアナログ信号
として発生しエンベロープ付与回路４に与えられる。

一方エンベロープ制御回路３からはエンベロープ波形情
報が２進符号のデジタル信号でエンベロープ付与回路４
に送られ、エンベロープ付与回路４において楽音波形信
号にエンベロープを付与する。

音響装置５はエンベロープの付与された楽音信号を発音
する。

第２図は本発明の実施例の構成を示す説明図であり、第
１図のエンベロープ制御回路３とエンベロープ付与回路
４より成るエンベロープ回路１０の詳細図である。

まずエンベロープ制御回路において、キー信号ＫＥはキ
ースイッチのオンオフ状態に対応して“＋ １ ｔｔ、
“０１１が与えられる信号であり、破線で囲んだキース
イッチ６によりその発生原理を示した。

実際には第１図の鍵盤回路１内の動作により発生するた
め、キースイッチと直接接続されるとは限らない。

キースイッチがオン状態になるとＫＥ倍信号“′１パに
なりＡＮＤゲート１５を介してフリップフロップ１４は
セットする。

また初期状態でカウンタ２４は計数値が零なのでＡＮＤ
ゲート２１は開かれる。

クロック発生器１１からのアクツククロックφ１はＡＮ
Ｄゲート２１、ＯＲゲート２３を介しカウンタ２４に与
えられ計数を開始する。

カウンタ２４は９段で構成され、計数値は０，１，２，
３，４，５．・・・と増加しアタック部コードを出力す
る。

カウンタ２４の計数値が２５６に達するとカウンタ２４
の９段目がｌ″になり、ＡＮＤゲ゛−ト２１は閉じられ
、カウンタ２４の計数は停止してサスティン部コードを
出力する。

この時排他的ＯＲゲート群２５を介して出力されるコー
ドは２５５である。

ＫＥ倍信号“１″の状態では出力コードは２５５のまま
であるが、ここでＫＥ倍信号が“０″になるとフリップ
フロップ１４はリセットされＡＮＤゲート２２が開かれ
、クロック発生器１２からのリリースクロックφ２はＡ
ＮＤゲート１８．ＯＲゲート２０ 、ＡＮＤゲート２２
．ＯＲゲート２３を介してカウンタ２４に与えられ、該
カウンタは２５６から再び計数を始める。

この時カウンタ２４の９段目は１″だから該カウンタの
計数値は排他的ＯＲゲート群２５により反転、補数化さ
れる。

そのため、カウンタの計数値は２５６，２５７゜２５８
．２５９．２６０．２６１ 、・・・で出力コードは２
５５，２５４，２５３，２５２，２５１゜２５０、・・
・となる。

そしてカウンタ２４の計数値が５１１からさらに１つ計
数するとカウンタ２４の計数値はＯになり該カウンタの
９番目はＯになりＡＮＤゲート２２は閉じられてカウン
タ２４は計数を停止する。

この時出力コードはＯである。このようにして、アタッ
ク部（０→２５５）、サスティン部（２５５）、リリー
ス部（２５５）Ｏ）の出力コードが得られる。

以上は通常の鍵操作に伴なう出力コードの変化であるが
、これ以外の鍵操作に対してＫＥ倍信号与えられた場合
については、まずアタック部計数中に信号ＫＥが“０″
になるとＡＮＤゲート１６は閉じているのでフリップフ
ロップ１４はリセットされずアタック部計数はそのまま
続行し、アタック部が終了した後フリップフロップ１４
はリセツトされリリース部計数に移る。

またリリース部計数中に信号ＫＥが′１″になると、Ａ
ＮＤゲート１ｒ出力によりＡＮＤゲ゛−ト１８は閉じら
れＡＮＤゲート１９が開かれる。

また信号ＫＥはＡＮＤゲート１５により阻止されフリッ
プフロップ１４はセットしない。

クロック発生器１３からの高速クロックφ３がＡＮＤゲ
゛−ト１９、ＯＲゲ゛−ト２０、ＡＮＤゲート２２、Ｏ
Ｒゲート２３を介してカウンタ２４に与えられカウンタ
２４は計数を始める。

高速クロックφ３はリリースクロックφ２よりも周波数
の高いクロックであり、通常のＩＪ ＩＪ−ス部計数よ
りも送い計数を行ない、早くリリース部が終了する。

そして計数値が零になると再びフリップフロップ１４は
セットされアタック部計数を始める。

このようにして得られるアタック部、リリース部、高速
ＩＪ ＩＪ−ス部の時間的長さは各クロックφ１．φ２
．φ３の周波数に比例して決定される。

＊次にエンベロープ付与回路４に移り、出力コードはバ
ッファ回路２γを介してアナログゲート群２８に与えら
れる。

これらのゲ′−トは出力コードの′°１゛で開き°“０
″で閉じる。

楽音信号は入力バッファ回路２６を通してアナログゲー
ト群２８に与えられる。

出力コードにより選択され、抵抗群２９を介して電流加
算バッファ回路３０に送られる。

抵抗群２９の各抵抗はカウンタ２４の各ビットの重みに
比例してＲ，２Ｒ。

４Ｒ，８Ｒ，１６Ｒ，３２Ｒ，６４Ｒ，１２８Ｒに重み
付けしている。

そのため、バッファ回路２６の電圧出力の楽音波形信号
は各抵抗に比例した電流信号としてバッファ回路３０に
与えられる。

出力バッファ回路３０では再び電圧信号として取り出さ
れる。

いま、バッファ回路２６の出力信号を■１ とすると
、バッファ回路３０の出力電圧■ｏは、 となり、出力信号■。

は出力コードに比例する。すなわち、出力コードが前記
エンベロープ制御回路から与えられ、アタック部、サス
ティン部、リリース部に応じて変化すれば出力信号■。

もこれに応じた量に変化するため、楽音信号の量を加減
できエンベロープを付加することができる。

第３図は上述したキー信号ＫＢと出力コードおよびカウ
ンタ２４の計数値の対応図である。

第４図は第２図のエンベロープ付与回路４内の抵抗回路
網の他の実施例である。

人力波形信号は電圧信号として与えられる。

アナログゲートは信号の通過するゲート２８′と接地ゲ
ート２８“より構成され、両ゲートは相補的にオンオフ
する。

また抵抗はＲ−２Ｒのはしご形抵抗回路網２９′で構成
される。

出力コードによりアナログゲートは制御され楽音波形信
号は電モ信号のまま抵抗網で加算され楽音信号の量を加
減できることによりエンベロープが付与される。

第５図ａは本発明のエンベロープ制御回路の他の実施例
説明図である。

基本的なエンベロープ波形パターンを形成するものであ
る。

キー信号ＫＥが゛′１パになるとフリップフロップ３４
はセットされる。

初期状態でフリップフロップ４０はリセット状態にある
のでＡＮＤゲート３６は開かれクロック発生器３１から
のアタッククロックφ１はＡＮＤゲート３６、ＯＲゲー
ト３９を介しアキュームレータ４４とエンベロープ記憶
回路５０に与えられる。

エンベロープ記憶回路５０は分周器５１．カウンタ５２
、デコーダ５３、ＯＲゲート５４゜５５．５６より構成
される。

分周器５１は入力クロックを４分の１に分同じカウンタ
５２に与える。

該カウンタは３段で構成され、計数値Ｏ〜７をデコーダ
５３に与える。

デコーダ５３は該カウンタ５２の計数値に従って０〜７
の出力線に順次信号′“１′を与える。

ＯＲゲート５４．５５．５６等はエンベロープ波形を規
定するための論理ゲートであり、下記第１表の係数値を
出力する。

またクロックはアキュームレータ４４にも与えられ、該
クロックの１パルス毎にアキュームレータ４４は１回累
算する。

カウンタ５２はクロック４個毎に計数するのでアキュー
ムレーク４４では、２２＋２２＋２２＋２２＋１５＋１
５＋１５＋１５＋１Ｏ−）−１０＋１０−）−１０＋７
−１−７・・・の加算が１つづつクロック１パルス毎に
行なわれる。

そのためアキュームレータ４４の出力コードは初期状態
Ｏから始まり ０．２２，４４，６６．８８，１０３゜ １１８．１３３，１４８，１５８，１．６８．・・・と
進み、アタック部コードを出力しつつ、出力コードが２
５５に達するとＡＮＤゲート４２によりフリップフロッ
プ４０はセットされ、ＡＮＤゲート３６を閉じる。

そしてアキュームレータ４４の累算を停止する。

信号ＫＥが“１”のままでは出力コードが２５５のまま
持続してサスティン部となるが、ここで信号ＫＥが“０
”になるとＡＮＤゲート３５を介してフリップフロップ
３４はリセットされＡＮＤゲート３γが開く。

クロック発生器３２からのリリースクロックφ２はＡＮ
Ｄゲート３ｉ／、ＯＲゲート３９を介してアキュームレ
ータ４４とエンベロープ記憶回路５０の出力は排他的Ｏ
Ｒゲート群４３により補数化されアキュームレータ４４
に与えられる。

アキュームレータ４４では ２５５−２２−２２−２２−２２−１５−１５−１５−
１５−１０−１０−１０−１０−９・・・の減算が順次
行なわれる。

このため出力コードは２５５．２３３，２１１，１８９
，１６７゜１５２．１３７，１２２，１０７．９７．・
・・と変化し、ＩＪ ＩＪ−ス部コードを出力しつつ出
力コードがＯに達するとＡＮＤゲート４１によりフリッ
プフロップ４０はリセットされ、ＡＮＤゲート３６は閉
じられアキュームレータ４４の累算は停止する。

またアタック部途中で信号ＫＥが′０″になってもフリ
ップフロップ３４はリセットされず、そのままアタック
部を累算しアタック部終了後リリース部に移る。

また、ＩＪ ＩＪ−ス部途中で信号ＫＥが“′１″にな
るとフリップフロップ３４はセットされ、ＡＮＤゲート
３８が開きクロック発生器３３からの高速クロックφ３
がＡＮＤゲート３８．ＯＲゲート３９を介しアキューム
レータ４４およびエンベロープ記憶回路５０に与えられ
、ＩＪ ＩＪ−ス部が速い動作を行なう。

そしてＩＪ ＩＪ−ス終了後、再びアタック部に移る。

そこで高速クロックφ３はリリースクロックφ２よりも
周波数の高いクロックである。

こうしてアタック部（Ｏ→２５５）、サスティン部（２
５５）、リリース部（２５５→０）の出力コードが得ら
れる。

これら各部の時間は各ブロックφ１．φ２．φ３の周波
数により定まる。

第５図すは同図ａにおけるＫＥ信号と出力コードの対応
図である。

第６図ａは本発明のエンベロープ制御回路の他の実施例
説明図である。

初期状態でフリップフロップ４０はリセットしており、
信号ＫＥが“′１”になると、フリップフロップ６４が
セットしＡＮＤゲート６６が開く。

クロック発生器６１のアタッククロックφ１はＡＮＤゲ
ート６６、ＯＲゲート６９を介し、エンベロープ記憶回
路５０とアキュームレータ４４に与えられる。

エンベロープ記憶回路５０は第５図ａの実施例と同じ動
作を行なう。

アタック部出力コードが出力されつつ出力コードが２５
５に達すると、ＡＮＤゲート４２によりフリップフロッ
プ４０はセットされ、ＡＮＤゲート６６は閉じられＡＮ
Ｄゲート６ｒが開かれ、クロック発生器６２からリリー
スクロックφ２がＡＮＤゲート６Ｆ、ＯＲゲート６９を
介してエンベロープ記憶回路５０、アキュームレータ４
４に与えられ、また、フリップフロップ４００セツトに
より排他的ＯＲゲート群４３によりエンベロープ記憶回
路５０の出力は補数化され、ＩＪ ＩＪ−ス部出力コー
ドを累算する。

また、アタック部途中で信号ＫＥがＯＩＴになってもＡ
ＮＤゲート６５はフリップフロップ６４をリセットせず
そのままアタック部を続行し、アタック部終了後リリー
ス部に移る。

また、ＩＪ ＩＪ−ス部途中で信号ＫＥが“０″になる
とフリップフロップ６４はリセットされ、ＡＮＤゲート
６６ 、ＡＮＤゲート６ｒは閉じられＡＮＤゲート６８
が闘かれ、クロック発生器６３から高速クロックφ３が
ＡＮＤゲート６Ｂ、ＯＲゲート６９を介してエンベロー
プ記憶回路５０に与えられる。

高速クロックφ３はリリースクロックφ２よりも周波数
が高くリリース部を早く終了させる。

以上のようにしてアタック部（Ｏ→２５５）、リリース
部（２５５→０）のコードが出力され、サスティン部の
ないバーカッシブ音のエンベロープが形成される。

第６図すは同図ａの実施例のＫＥ倍信号出力コードの対
応図を示したものである。

第１図ａは本発明のエンベロープ制御回路のさらに他の
実施例説明図である。

初期状態でフリップフロップ４０はリセットしている。

キー信号ＫＥが１″になりフリップフロップｒ５がセッ
トされＡＮＤゲートγｒが開き、クロック発生器ｒ１か
らアタッククロックφ１はＡＮＤゲートｒγ、ＯＲゲー
ト８１を介してエンベロープ記憶回路５０とアキューム
レータ４４に導びかれる。

エンベロープ記憶回路５０は第５図ａ、第６図ａの実施
例と同じ構成機能を有する。

エンベロープ記憶回路５０の出力はアキュームレータ４
４で累算され、アタック部コード（Ｏ→２５５）を出力
する。

出力コードが２５５に達するとＡＮＤゲート４２により
フリップフロップ４０はセットされ、ＡＮＤゲートｒγ
は閉じられＡＮＤゲート１８が開かれる。

クロック発生器γ２からディケイクロックφ２′がエン
ベロープ記憶回路５０、アキュームレータ４４に与えら
れる。

この時フリップフロップ４０はセットしており、該フリ
ップフロップ出力により排他的ＯＲゲート群４３でエン
ベロープ記憶回路５０の出力シマ補数化され、ディケイ
部がアキュームレータ４４で累算される。

またこの時フリップフロップ４０の出力はシフトゲ゛−
１８２にも与えられており、このシフトゲート８２で排
他的ＯＲゲート出力を１段シフトし、出力ｆ直を２分の
１にする。

そのため累算は、 ２５５−１１−１１−１１−１１ −７．５−７．５−７．５−７．５−５−５・・・とな
る。

そして出力コードが１２８未満すなわちＭＳＢが０にな
るとＡＮＤゲート７８は閉じられ、アキュームレーク４
４の累算は停止しサスティン部となる。

ここで信号ＫＥが′Ｏ″になるとフリップフロップｔ５
はリセットされＡＮＤゲートｒ９が開き、クロック発生
器ｒ３からリリースクロックφ２がＡＮＤゲートｒ９．
ＯＲゲート８１を介してアキュームレータ４４、エンベ
ローフ記憶回路５０に与えられ、ＩＪ ＩＪ−ス部が累
算される。

この時の累算は １２７−１１−１１−１１．−１１ ７．５−７．５−７．５−７．５−５−５・・・である
。

出力コードが０１１になるとＡＮＤゲ゛−ト４１により
フリップフロップ４０がリセットされＡＮＤゲートγ９
が閉じられ累算は停止する。

こうしてアタック部（０→２５５）、ディケイ部（２５
５→１２７）、サスティン部（１２７）、ＩＪ ＩＪ−
ス部（１２７→Ｏ）の出力コードが得られる。

また、アタック部途中で信号ＫＥが“０”になってもＡ
ＮＤゲート４１により阻止され、フリップフロップｒ５
はリセットされず、アタック部を続行しさらにディケイ
部に移る。

またリリース部途中で信号ＫＥが“１”になるとＡＮＤ
ゲート８０が開きＡＮＤゲートｒ９は閉じる。

クロック発生器ｒ４の高速クロックφ３はＡＮＤゲート
８０、ＯＲゲート８１を介しエンベロープ記憶回路５０
、アキュームレータ４４に与えられ、リリース部を早く
終了させる。

ここで高速クロックφ３はリリースクロックφ２よりも
高い周波数に設定される。

その後アタック部の累算を行なう。このようにしてアタ
ック部（０→２５５）、ディケイ部（２５５→１２７）
、サスティン部（１２７）、リリース部（１２７→Ｏ）
のエンベロープ波形、すなわちアタック後ディケイの付
いたエンベロープ波形が形成される〇 第γ図すは同図ａにおけるＫＥ倍信号出力コードの対応
図である。

以上説明したように、本発明によれば、楽音信号が並列
に与えられる複数のアナログゲート群と該ゲート群に接
続されるエンベロープに比例して重み付けされた抵抗回
路網を有し、エンベロープ波形に対応したデジタルコー
ド信号で該ゲート群を制御して楽音信号に各種のエンベ
ロープを付与しつるものであり、これにより、乗算回路
を用いることなくデジタル信号制御により簡単な構成の
電子楽器のエンベロープ回路を実現することができる。

【図面の簡単な説明】

第１図は本発明を適用する電子楽器の概略説明図、第２
図は本発明のエンベロープ回路の実施例説明図、第３図
は同上の動作波形図、第４図は第３図に用いる抵抗回路
網の他の実施例説明図、第５図ａ、ｂ、第６図ａ、ｂ、
第γ図ａ、ｂはそれぞれ本発明のエンベロープ制御回路
の他の実施例説明図ａと動作波形図すであり、 図中、１は鍵盤回路、２は楽音波形信号発生回路、３は
エンベロープ制御回路、４はエンベロープ付与回路、５
は音響装置、１０はキースイッチ、１１〜１３．３１〜
３３．６１〜６３．ｒ１〜ｒ３はクロック発生回路、１
４，３４，４０゜６４．７４はフリップフロップ、２４
，５２はカウンタ、２５．４３は排他的ＯＲゲート群、
２６゜２ｔ、３０はバッファ回路、２８．２８’はアナ
ログゲート群、２９．２９’は抵抗群、５０はエンベロ
ープ記憶回路、５１は分周器、５３はデコーダ、４４は
アキュームレークを示ス。

Claims (1)

1. 【特許請求の範囲】 １ アナログ楽音信号が並列に与えられる複数のアナロ
   グゲート群と該アナログゲート群に接続されるエンベロ
   ープに比例し重み付けされた抵抗回路網とより戒るエン
   ベロープ付与回路、およびエンベロープ波形の各部分の
   時間を制御する複数のクロック発生器からのクロックを
   キー信号に応じて選択的に切換え抽出し、該抽出したク
   ロックに基づいてエンベロープ波形に対応するデジタル
   コード信号を得、該デジタルコード信号で前記エンベロ
   ープ付与回路中のアナログゲート群を開閉制御するエン
   ベロープ制御回路を具え、前記エンベロープ付与回路中
   の抵抗回路網からエンベロープの付与されたアナログ楽
   音信号を得ることを特徴とする電子楽器のエンベロープ
   回路。 ２ 前記抵抗回路網が所定抵抗値Ｒの２のべき乗倍の抵
   抗値をもつ抵抗群より成ることを特徴とする特許請求の
   範囲第１項記載の電子楽器のエンベロープ回路。 ３ 前記抵抗回路網が所定抵抗値Ｒに関しＲ−２Ｒのは
   しご形抵抗網より成り、前記アナログゲート群の各ゲー
   トが互に相補的に動作する楽音ゲートと接地ゲートより
   成ることを特徴とする特許請求の範囲第１項記載の電子
   楽器のエンベロープ回路。 ４ 前記エンベロープ制御回路がエンベロープのアタッ
   ク部、リリース部を計数するためのクロック、該クロッ
   クを計数するカウンタ、該カウンタの計数値信号をＩＪ
   ＩＪ−ス部において反転する補正化回路、およびキー
   信号に基づきアタック部、リリース部を制御する手段よ
   り成ることを特徴とする特許請求の範囲第１項記載の電
   子楽器のエンベロープ回路。 ５ 前記エンベロープ制御回路がエンベロープのアタッ
   ク部、リリース部を計数するためのクロック、該クロッ
   クによりエンベロープ係数値を出力するエンベロープ記
   憶回路、該エンベロープ記憶回路から出力されるエンベ
   ロープ係数値を累算するアキュームレータ、およびキー
   信号に基づきアタック部、リリース部を制御する手段よ
   り成ることを特徴とする特許請求の範囲第１項記載の電
   子楽器のエンベロープ回路。