JPS5832459A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5832459A JPS5832459A JP56130558A JP13055881A JPS5832459A JP S5832459 A JPS5832459 A JP S5832459A JP 56130558 A JP56130558 A JP 56130558A JP 13055881 A JP13055881 A JP 13055881A JP S5832459 A JPS5832459 A JP S5832459A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- channel
- intermediate layer
- gate
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D18/00—Thyristors
- H10D18/40—Thyristors with turn-on by field effect
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/131—Thyristors having built-in components
- H10D84/138—Thyristors having built-in components the built-in components being FETs
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置に係り、特に、ゲートに相補屋絶縁
ゲート電界効果トランジスタ（以下ＣＭ）８ＦＥＴ
とｂう）ｔ−用いたサイリスタ＃！ｃ−するものである
。
ゲート電界効果トランジスタ（以下ＣＭ）８ＦＥＴ
とｂう）ｔ−用いたサイリスタ＃！ｃ−するものである
。
サイリスタのトリガの方法としては、電流制御型が一般
的であるが、Ｍ０８ＦＥＴｔ用い、ｄマ／ｄｔ効果を高
めたものも”ある。
的であるが、Ｍ０８ＦＥＴｔ用い、ｄマ／ｄｔ効果を高
めたものも”ある。
第１図は、Ｍ０８ＦＢＴ ｔサイリスタと同一素子上に
配した従来の電圧制御型サイリスタである。
配した従来の電圧制御型サイリスタである。
第１図において、１，２，３．４はそれぞれＰ＠エン、
夕層、Ｎ型ベース層、Ｐ型ベース層、Ｎ型エミツタ層で
ある。Ｎ型エミツタ層２の露出表面部をチャネルとし、
このチャネル部に絶縁層７を介してゲート電極８が設け
られている。カシ、Ｐ型エミ゛ツタ層１に扛アノード電
極５、Ｎ型エミツタ層４にはカソード電極６がそれでれ
設けられている。そして、アノード電極５に正電位が印
加されているときにゲート８に負電位を印加すれば、Ｍ
ＯＳＦＥＴのチャネルを通じてＰベース層３にＮエ々ツ
タ層４かも電子が注入されて、・サイリスタはオンする
。
夕層、Ｎ型ベース層、Ｐ型ベース層、Ｎ型エミツタ層で
ある。Ｎ型エミツタ層２の露出表面部をチャネルとし、
このチャネル部に絶縁層７を介してゲート電極８が設け
られている。カシ、Ｐ型エミ゛ツタ層１に扛アノード電
極５、Ｎ型エミツタ層４にはカソード電極６がそれでれ
設けられている。そして、アノード電極５に正電位が印
加されているときにゲート８に負電位を印加すれば、Ｍ
ＯＳＦＥＴのチャネルを通じてＰベース層３にＮエ々ツ
タ層４かも電子が注入されて、・サイリスタはオンする
。
しかし、この構造に：おいて、ゲート８にオフのための
正電圧印加時には、誤動作防止のために、Ｐ型ベース層
３とカソード電極６との間に抵抗Ｒ３を入れる必要があ
る。抵抗Ｒｓが低すぎると、サイリ、スタの特性に悪影
響があるという欠点があった。
正電圧印加時には、誤動作防止のために、Ｐ型ベース層
３とカソード電極６との間に抵抗Ｒ３を入れる必要があ
る。抵抗Ｒｓが低すぎると、サイリ、スタの特性に悪影
響があるという欠点があった。
本発明の目的は、このような誤動作防止抵抗を入れなく
とも安定な動作管する半導体装置管提供するにある。
とも安定な動作管する半導体装置管提供するにある。
つぎに本発明を実施例により説明する。第２図は本発明
の一実施例の断面図である。第２図においてｓ １−２
．３及び４Ｆｉｓ第１図と同様なＰ工２ツＩ層、Ｎ＜−
ス層、Ｐペース層、Ｎ工ｔｙり層である０本発明ではさ
らに、Ｐベース層３の露出表面側に、補助のＮ層９が設
けられている。しかし０Ｍ０８ＦＥＴ となる様に１Ｎ
工ミツタ層４と補助Ｎ層９０間のＰベース層３Ｇ表面に
飴緑層γを介してＮチャ＼ネルＭＯ８ＦＥＴのゲート電
極１゜を設け、Ｎベース層２の露出表′Ｗｉ部のＰチャ
ネルＭＯ８ＦＥＴのゲート８とゲート１０ｔ＊続して共
通ゲート１１ｔ−形成する。なお、補助Ｎ層９とＰベー
ス層３の接合表面部は、ＩＩ絖導体１２ｃより短絡され
ている。
の一実施例の断面図である。第２図においてｓ １−２
．３及び４Ｆｉｓ第１図と同様なＰ工２ツＩ層、Ｎ＜−
ス層、Ｐペース層、Ｎ工ｔｙり層である０本発明ではさ
らに、Ｐベース層３の露出表面側に、補助のＮ層９が設
けられている。しかし０Ｍ０８ＦＥＴ となる様に１Ｎ
工ミツタ層４と補助Ｎ層９０間のＰベース層３Ｇ表面に
飴緑層γを介してＮチャ＼ネルＭＯ８ＦＥＴのゲート電
極１゜を設け、Ｎベース層２の露出表′Ｗｉ部のＰチャ
ネルＭＯ８ＦＥＴのゲート８とゲート１０ｔ＊続して共
通ゲート１１ｔ−形成する。なお、補助Ｎ層９とＰベー
ス層３の接合表面部は、ＩＩ絖導体１２ｃより短絡され
ている。
この構造によれば、すイリスタのオン時のふるまいは、
第１図の場合と同様であるが、グー）１１を正電位にし
たオフ時には、ＰチャネルＭ０８ＦＥ”ｒがオフし、そ
れまでオフしてＩｎ［ＮチャネルＭＯ８ＦＥＴがオンす
るため、 ｐＨペース層３と、カソード電極６とは、
接続導体１２および補助Ｎ型層９ならびにＮチャネルＭ
Ｏ８ＦＥＴのチャネルを通して短絡される。これによっ
て、よく知られている様に、負荷側に臨界オフ電圧上昇
率をこえる電圧上昇が発生した場合等の誤動作防止（な
る。
第１図の場合と同様であるが、グー）１１を正電位にし
たオフ時には、ＰチャネルＭ０８ＦＥ”ｒがオフし、そ
れまでオフしてＩｎ［ＮチャネルＭＯ８ＦＥＴがオンす
るため、 ｐＨペース層３と、カソード電極６とは、
接続導体１２および補助Ｎ型層９ならびにＮチャネルＭ
Ｏ８ＦＥＴのチャネルを通して短絡される。これによっ
て、よく知られている様に、負荷側に臨界オフ電圧上昇
率をこえる電圧上昇が発生した場合等の誤動作防止（な
る。
第３図は本発明の第２の実施例であり、本例では、Ｎ型
ベース層２０表面露出部に補助Ｐｌｉ層１３を設け、そ
れとＰ型エミッタ層１との間のＮ型エミツタ層２の表面
のＰチャ＼ネル部に絶縁層７ｔ−介してＰチャネルゲー
ト８をもつＰチャネルＭＯ８ＰＥＴ ｔ−１また、補助
ｐＨ層１３とＮＷエミッタ層Ｏ間ＯＰ型ペース層３０表
面ＯＮチャネル部にＰチャネルＭＯ８ＦＥＴのグー）１
Ｇを設け、補助Ｐ型層とＮベース層接合表面部を接続導
体１４で短絡し、さらにゲート８と１０とは接続して共
通ゲート１１としている。
ベース層２０表面露出部に補助Ｐｌｉ層１３を設け、そ
れとＰ型エミッタ層１との間のＮ型エミツタ層２の表面
のＰチャ＼ネル部に絶縁層７ｔ−介してＰチャネルゲー
ト８をもつＰチャネルＭＯ８ＰＥＴ ｔ−１また、補助
ｐＨ層１３とＮＷエミッタ層Ｏ間ＯＰ型ペース層３０表
面ＯＮチャネル部にＰチャネルＭＯ８ＦＥＴのグー）１
Ｇを設け、補助Ｐ型層とＮベース層接合表面部を接続導
体１４で短絡し、さらにゲート８と１０とは接続して共
通ゲート１１としている。
これによれば、ゲート１１に正電圧が印加されればＰチ
ャネルＭＯ８ＦＥ’ｌ” ｉｊオフし、ＮチャネルＭＯ
８ＰΣＴｒｊオンする。よって、カソード６からＮベー
ス層２へＮチャネルＭＯ８ＦＥ’ｌ’のチャネルを通し
て電子が注入され、サイリスタはオンする。
ャネルＭＯ８ＦＥ’ｌ” ｉｊオフし、ＮチャネルＭＯ
８ＰΣＴｒｊオンする。よって、カソード６からＮベー
ス層２へＮチャネルＭＯ８ＦＥ’ｌ’のチャネルを通し
て電子が注入され、サイリスタはオンする。
ｔた、第１の実施例と同様に、グー）１１に負の電圧印
加時には、ＰチャネルＭＯ８ＦＥＴが導通となるためＰ
工々ツタ層１とＮベース層２はＰチャネｙＭＯ８Ｆｌｃ
？のチャネルおよび補助ＰＮ２層１３ならびに接続導体
１４によって短絡され誤動作防止に寄与する。
加時には、ＰチャネルＭＯ８ＦＥＴが導通となるためＰ
工々ツタ層１とＮベース層２はＰチャネｙＭＯ８Ｆｌｃ
？のチャネルおよび補助ＰＮ２層１３ならびに接続導体
１４によって短絡され誤動作防止に寄与する。
この様に本発明によれば、サイリスタの制御に０ＭＯ８
ＦＥＴ ｔ−使用することによ）、従来１個のＭＯ８
ＦＥＴ’を用いたサイリスタと同様に、（１）電圧制御
型である。（２）スイッチングスピードが速い。
ＦＥＴ ｔ−使用することによ）、従来１個のＭＯ８
ＦＥＴ’を用いたサイリスタと同様に、（１）電圧制御
型である。（２）スイッチングスピードが速い。
（３） ｄ ＊ ／ｄ を耐量が大きい、という長所に
加え、負荷側に、臨界オフ電圧上昇率をこえる電圧上昇
が発生した場合等の誤動作防止にもなる。
加え、負荷側に、臨界オフ電圧上昇率をこえる電圧上昇
が発生した場合等の誤動作防止にもなる。
第１図はＭＯＳＦＥＴ ｔ−制御に用いた従来のサイリ
スタの断面図、第２図は本発明の一実施例の断面図、第
３図は本発明の他の実施例の断面図である。 １・・・・−・Ｐ盤エイツタ層、２・・・・・・Ｎ屋ベ
ース層、３・・・・・・Ｐ型ベース層、４・・・・・・
Ｎ型層＜ｖ夕層、５・・・・・・アノード電極、６・・
・・・・カソード電極、７・・・・・−絶縁膜、８．１
０・・・・・・ゲート電極、９・・・・・・補助Ｎ型層
、１１・・・・・・共通ゲート電極％１２，１４・・・
・・・短絡導電体、１３・・・・・・補助Ｐｆｉ層。
スタの断面図、第２図は本発明の一実施例の断面図、第
３図は本発明の他の実施例の断面図である。 １・・・・−・Ｐ盤エイツタ層、２・・・・・・Ｎ屋ベ
ース層、３・・・・・・Ｐ型ベース層、４・・・・・・
Ｎ型層＜ｖ夕層、５・・・・・・アノード電極、６・・
・・・・カソード電極、７・・・・・−絶縁膜、８．１
０・・・・・・ゲート電極、９・・・・・・補助Ｎ型層
、１１・・・・・・共通ゲート電極％１２，１４・・・
・・・短絡導電体、１３・・・・・・補助Ｐｆｉ層。
Claims (1)
- ＰＷとＮ！の導電層を交互に４層に形成し、一端のＰＩ
ｌのアノード層にアノード電極、他端のＮ型カソード層
にカソード電極を設け、アノード層に接するＮｆｉ中間
層またはカソード層ＫＭするＰ型中間層の何れか一方の
中間層内の露出表面側に、この中間層の導電層と反対導
装置の補助層を選択的に設け、この補助層の両外側の中
間層表面部のうちの一方の表面ｌＩ管チャＸネルとする
ＭＯＳＦＥＴのゲートをこの表面部に絶縁膜１介して設
けると共に、他方の表面部との間のＰＨｐ合ｔ−接合表
面に設けた短絡導体で短絡し、さらに、他方の中間層表
面１！！管チヤ＼ネルとするＭＯＳＦＥＴのゲートをこ
の表面部に絶縁Ｍｔ介して設けてなる仁とを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130558A JPS5832459A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56130558A JPS5832459A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5832459A true JPS5832459A (ja) | 1983-02-25 |
Family
ID=15037129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56130558A Pending JPS5832459A (ja) | 1981-08-20 | 1981-08-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832459A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112072A (ja) * | 1984-06-27 | 1986-01-20 | Hitachi Ltd | 半導体装置 |
| JPH02146457U (ja) * | 1989-05-16 | 1990-12-12 |
-
1981
- 1981-08-20 JP JP56130558A patent/JPS5832459A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6112072A (ja) * | 1984-06-27 | 1986-01-20 | Hitachi Ltd | 半導体装置 |
| JPH02146457U (ja) * | 1989-05-16 | 1990-12-12 |
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