JPS5834970A - 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ - Google Patents
埋込ゲ−ト型ゲ−トタ−ンオフサイリスタInfo
- Publication number
- JPS5834970A JPS5834970A JP56134711A JP13471181A JPS5834970A JP S5834970 A JPS5834970 A JP S5834970A JP 56134711 A JP56134711 A JP 56134711A JP 13471181 A JP13471181 A JP 13471181A JP S5834970 A JPS5834970 A JP S5834970A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- thyristor
- turn
- gate
- slit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/192—Base regions of thyristors
- H10D62/206—Cathode base regions of thyristors
Landscapes
- Thyristors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、埋込ゲート屋ゲートターンオフ（ＧＴＯ）サ
イリスタ構造に関する。
イリスタ構造に関する。
埋込ゲート型ＧＴＯサイリスタは、ｌｌ１１図に示すよ
うに＋ Ｐ、ベース層中にエピタキシャル成長法を利用
して埋込形成されたＩｐｊ高濃度不純物層を格子状、短
柵状など分散配置し、＃Ｐ一層をゲート層とする・この
サイリスタの製造工程は第２図（ａ）〜（θ）によって
示す。Ｎをシリコン基板に通常の側入拡散法番こよりガ
リウムを拡散してＰ、Ｎ、Ｐ、層を形成しく＆）１次い
で酸化膜を用いてＰ！層表面にのみポロンを選択拡散し
てＰ！＋層を形成する（ｂ）。次に。
うに＋ Ｐ、ベース層中にエピタキシャル成長法を利用
して埋込形成されたＩｐｊ高濃度不純物層を格子状、短
柵状など分散配置し、＃Ｐ一層をゲート層とする・この
サイリスタの製造工程は第２図（ａ）〜（θ）によって
示す。Ｎをシリコン基板に通常の側入拡散法番こよりガ
リウムを拡散してＰ、Ｎ、Ｐ、層を形成しく＆）１次い
で酸化膜を用いてＰ！層表面にのみポロンを選択拡散し
てＰ！＋層を形成する（ｂ）。次に。
ボロン拡散層の形成後、その表面全面にエピタキシャル
成長法により１７層を形成しくＣ）、その表面に選択拡
散法によりリンを部分拡散してＮ１層を形成しくｄ）、
最後に通常の手段で夫々の層表面に電極Ｋ。
成長法により１７層を形成しくＣ）、その表面に選択拡
散法によりリンを部分拡散してＮ１層を形成しくｄ）、
最後に通常の手段で夫々の層表面に電極Ｋ。
Ｇ、Ａを接着する（、）。
この製法において、Ｐ、一層形成のためのエビタキシャ
ル成長初期に、Ｐ；高濃度不純物層からエピタキシャル
成長層中に拡散されていた不純物が取込まれるオートド
ーピング現象を呈し、第３図に斜線で示すようにオート
ドーピングにより不純物ＩＩＩＩＩＬが高（なってしま
う部分が生じる。このオートドーピングは、Ｐ−高濃度
不純物層の面積が大きい程著しく埃われ、結果的に不純
物分布が設計値と異なってオン特性悪化などの不都合が
任じる。
ル成長初期に、Ｐ；高濃度不純物層からエピタキシャル
成長層中に拡散されていた不純物が取込まれるオートド
ーピング現象を呈し、第３図に斜線で示すようにオート
ドーピングにより不純物ＩＩＩＩＩＬが高（なってしま
う部分が生じる。このオートドーピングは、Ｐ−高濃度
不純物層の面積が大きい程著しく埃われ、結果的に不純
物分布が設計値と異なってオン特性悪化などの不都合が
任じる。
さらに１１ ＧＴＯサイリスタではオフ特性重視の立場
からカソード幅を小さくするのが一般的であり。
からカソード幅を小さくするのが一般的であり。
埋込ゲート形ＧＴＯサイリスタでは埋込ゲート層（ｐｉ
）間の距離ｄを小さく ＳＯＯμｍ以下にしている。こ
のことから、埋込ゲート型ＧＴＯサイリスタはオートド
ーピングの影響を受は易く、この対策として低温エピタ
キシャル成長などが施されるのが十分な埋込ゲート型Ｇ
ＴＯサイリスタにおいて、実効カソード幅を変えた場合
の最小ゲート点弧１１ Ｍｅ Ｉｇｔとターンオフタイ
ムの実験結果をｍ４図さ第５図に示す。但し、実効カソ
ード幅は埋込ゲート層に対向しないで実際にカソードと
して働く部分ζこ相当するスリット幅である。この特性
から明らかなように、実効カソード幅が小さいほど、及
びエピタキシャル成長温度が高いほど最小ゲート点弧電
流工ｇｔが大きくなっており、オートドーピングの影響
が大きくなることが判る。しかし、実効カソード幅を大
きくすれば工ｇｔが小さくなるもののターンオフタイム
１の増大又は必要とするゲート電圧の増大などオフ特性
が悪化する。
）間の距離ｄを小さく ＳＯＯμｍ以下にしている。こ
のことから、埋込ゲート型ＧＴＯサイリスタはオートド
ーピングの影響を受は易く、この対策として低温エピタ
キシャル成長などが施されるのが十分な埋込ゲート型Ｇ
ＴＯサイリスタにおいて、実効カソード幅を変えた場合
の最小ゲート点弧１１ Ｍｅ Ｉｇｔとターンオフタイ
ムの実験結果をｍ４図さ第５図に示す。但し、実効カソ
ード幅は埋込ゲート層に対向しないで実際にカソードと
して働く部分ζこ相当するスリット幅である。この特性
から明らかなように、実効カソード幅が小さいほど、及
びエピタキシャル成長温度が高いほど最小ゲート点弧電
流工ｇｔが大きくなっており、オートドーピングの影響
が大きくなることが判る。しかし、実効カソード幅を大
きくすれば工ｇｔが小さくなるもののターンオフタイム
１の増大又は必要とするゲート電圧の増大などオフ特性
が悪化する。
本発明の目的は、実効カソード幅を大きくして。
しかもターンオフタイムの増大を招かない埋込ゲート型
ＧＴＯサイリスタを提供するにある。
ＧＴＯサイリスタを提供するにある。
本発明は、実効力ンード幅を大きく形成し、有効カソー
ド部の中央部をサイリスタとして動作しないトランジス
タ構造としたことを特徴とする０９６図は本発明の一実
施例を示す要部構造図である。同図が第１図と異なる部
分は、埋込ゲート層（Ｐ！＋）の配列又は分散で形成す
るスリット８重の幅ｄを大きく設計し、スリット日、の
中央部直下に位置するアノードエミツタ層Ｐ１を形成し
ないアノードエミッタショートの構造にした点にある。
ド部の中央部をサイリスタとして動作しないトランジス
タ構造としたことを特徴とする０９６図は本発明の一実
施例を示す要部構造図である。同図が第１図と異なる部
分は、埋込ゲート層（Ｐ！＋）の配列又は分散で形成す
るスリット８重の幅ｄを大きく設計し、スリット日、の
中央部直下に位置するアノードエミツタ層Ｐ１を形成し
ないアノードエミッタショートの構造にした点にある。
Ｐ。
層の削除部分Ｓ１を形成することは該部分の素子厚み方
向にはサイリスタきして動作せずにトランジスタＮ、Ｐ
ｔＮ、として動作する。従って、素子の導通状態ではア
ノードエミッタショート部はトランジスタとして働き、
素子のターンオフに際してはＧＴＯサイリスタ部分のタ
ーンオフと同時にオフ状態となってオフ％性を悪化する
ことはない。これにより、ターンオフタイム増大を招く
ことなくスリット輪拡大ζこより最小ゲート点弧電流を
減少できる。
向にはサイリスタきして動作せずにトランジスタＮ、Ｐ
ｔＮ、として動作する。従って、素子の導通状態ではア
ノードエミッタショート部はトランジスタとして働き、
素子のターンオフに際してはＧＴＯサイリスタ部分のタ
ーンオフと同時にオフ状態となってオフ％性を悪化する
ことはない。これにより、ターンオフタイム増大を招く
ことなくスリット輪拡大ζこより最小ゲート点弧電流を
減少できる。
第７図は本発明の他の実施例を示す。本実施例において
はＰ一層のスリットｓ、の中央部に対向するカソードＮ
１層を形成せず、該削除部分Ｓ、の表面には酸化Ｍｓｉ
ｏｔなどの鞭縁膜によってカンード電極にとｐ、″″ベ
ーフ層の分離構造としている。
はＰ一層のスリットｓ、の中央部に対向するカソードＮ
１層を形成せず、該削除部分Ｓ、の表面には酸化Ｍｓｉ
ｏｔなどの鞭縁膜によってカンード電極にとｐ、″″ベ
ーフ層の分離構造としている。
本実施例においても、スリットｓ１中央部はサイリスタ
として働かずにトランジスタとして動作し。
として働かずにトランジスタとして動作し。
ターンオフ特性を悪化することなく最小ゲート点弧電流
を低源できる。また、絶縁膜（Ｓｉｎ、）を設けること
により、カソードＮ、エミッタのショートを避け、 Ｇ
ＴＯサイリスタのドライブにおけるカンードＮ！エミッ
タ接合の逆バイアスに不都合は住じない。
を低源できる。また、絶縁膜（Ｓｉｎ、）を設けること
により、カソードＮ、エミッタのショートを避け、 Ｇ
ＴＯサイリスタのドライブにおけるカンードＮ！エミッ
タ接合の逆バイアスに不都合は住じない。
以上のとおり１本発明によれば、埋込ゲート層のスリッ
ト幅を大きくしてエピタキシャル成長法による素子形成
時のオートドーピングの影響を低酸して最小ゲート点弧
電流の減少などオン特性を向上し、しかもスリット幅を
大きくしてもその中央部化対向するアノード又はカンー
ド層を削除することによりターンオフタイムなどのオフ
特性悪化を無くすことができる。
ト幅を大きくしてエピタキシャル成長法による素子形成
時のオートドーピングの影響を低酸して最小ゲート点弧
電流の減少などオン特性を向上し、しかもスリット幅を
大きくしてもその中央部化対向するアノード又はカンー
ド層を削除することによりターンオフタイムなどのオフ
特性悪化を無くすことができる。
第１図は埋込ゲート型ＧＴＯサイリスタの構造図。
第２図は９１図における素子ｇ迄工程図、第３図は従来
素子におけるオートドーピングを説明するための図、第
４図及び第５図はスリット幅に対する最小ゲート点弧電
流とターンオフタイムの特性図、第６図は本発明の一実
施例を示す要部構造図（ａ）とそのＡ−Ａ線に沿った平
面図（ｂ）、第７図は本発明の他の実施例を示す図であ
る。 Ｐ２ ・・・高濃度不純物層、Ｓｌ・・・スリット。 ｔｏｏ５００１０００．”’ −ｙ＋ＩＬ＋４＋直 １００ ５００ ／ｌＷＬｉ０２
素子におけるオートドーピングを説明するための図、第
４図及び第５図はスリット幅に対する最小ゲート点弧電
流とターンオフタイムの特性図、第６図は本発明の一実
施例を示す要部構造図（ａ）とそのＡ−Ａ線に沿った平
面図（ｂ）、第７図は本発明の他の実施例を示す図であ
る。 Ｐ２ ・・・高濃度不純物層、Ｓｌ・・・スリット。 ｔｏｏ５００１０００．”’ −ｙ＋ＩＬ＋４＋直 １００ ５００ ／ｌＷＬｉ０２
Claims (1)
- Ｐ、Ｎ、 Ｐ、 Ｎ、の４層構造にしてＰ、ベース層中
に高濃度不純物層（Ｐｌ）を分散配置して該層（Ｐりを
ゲート層とした埋込ゲート型ターンオフサイリスタにお
いて、上記ゲート層は分散配置するためのスリット幅を
比較的大きく形成し、該スリットの中央部に対向するア
ノード２１層又はカソードＮ２層部分を削除した構造を
特徴とする埋込ゲート型ゲートターンオフサイリスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134711A JPS5834970A (ja) | 1981-08-27 | 1981-08-27 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56134711A JPS5834970A (ja) | 1981-08-27 | 1981-08-27 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5834970A true JPS5834970A (ja) | 1983-03-01 |
| JPS6362907B2 JPS6362907B2 (ja) | 1988-12-05 |
Family
ID=15134807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56134711A Granted JPS5834970A (ja) | 1981-08-27 | 1981-08-27 | 埋込ゲ−ト型ゲ−トタ−ンオフサイリスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5834970A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422179A (en) * | 1977-07-20 | 1979-02-19 | Hitachi Ltd | Semiconductor switching element |
| JPS5476080A (en) * | 1977-11-30 | 1979-06-18 | Meidensha Electric Mfg Co Ltd | Semiconductor device |
| JPS5477585A (en) * | 1977-12-02 | 1979-06-21 | Meidensha Electric Mfg Co Ltd | Semiconductor device |
-
1981
- 1981-08-27 JP JP56134711A patent/JPS5834970A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422179A (en) * | 1977-07-20 | 1979-02-19 | Hitachi Ltd | Semiconductor switching element |
| JPS5476080A (en) * | 1977-11-30 | 1979-06-18 | Meidensha Electric Mfg Co Ltd | Semiconductor device |
| JPS5477585A (en) * | 1977-12-02 | 1979-06-21 | Meidensha Electric Mfg Co Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6362907B2 (ja) | 1988-12-05 |
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