JPS5837756A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS5837756A JPS5837756A JP13643581A JP13643581A JPS5837756A JP S5837756 A JPS5837756 A JP S5837756A JP 13643581 A JP13643581 A JP 13643581A JP 13643581 A JP13643581 A JP 13643581A JP S5837756 A JPS5837756 A JP S5837756A
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- JP
- Japan
- Prior art keywords
- data
- gate
- cpu
- control
- signal
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本弗明扛、ＲＡＭにお轄るデータの書込み、読出しの制
御なＣＰＵ Ｋよって行なわせるメモリ制御装置に＠す
る。
御なＣＰＵ Ｋよって行なわせるメモリ制御装置に＠す
る。
一般に、例えばワードプロセッサ表どにあってシタの書
込み、読出しの双方向のデータ／（スをもうたメ篭りを
システムのＣＰＵ Ｋよりて制御させるような場合、パ
スラインにおいて書込データと読出データとが衝突する
ような事態が発生することがある。
込み、読出しの双方向のデータ／（スをもうたメ篭りを
システムのＣＰＵ Ｋよりて制御させるような場合、パ
スラインにおいて書込データと読出データとが衝突する
ような事態が発生することがある。
第１図紘一般的なメモリ制御装置を示すもので、ＣＰＵ
Ｉ、そのＣＰＵＩＫよって双方向のデータ／＜スなもっ
てデータの書込み、貌出しの制御がなされる凰ムＭＬお
よび１１１Ｍ２のチップセレクトＣ８のためのゲート（
マルチプレクサ）３かもなっておシ、このようｔｋｌＩ
Ｌ方向のデータＩ（スなもつＲＡＭ２で紘そのデータ書
込時におけるアドレス、データ出力Ｄ・ｖｘｔｐデータ
入力Ｄ入力釦１ｍチップセレクトＣ＋Ｓ 、書込許可Ｗ
ＩＮのタイミングが第２図に示すようｔｃする。した−
ＩＩＸ−）て、データ書込時１ｃ ＣＰＵＩによりてＲ
ｎＬ！’に対してアドレスをセットしてＣ８およびｖｒ
：の各ゲートを開くと、データバスラインＫ１１１１４
２ｍ中ｔｌ で示すようなデータ出力Ｄ・−１が存在す
るが、そのときＣＰＵ １ 紘翼ムＭ２に対して書込む
ためのデータをデージノ（スラインにセットしているた
め、ｔｌ のときだけデージノ（スラインにおい【デー
タの衡突が発生するととくなる。
Ｉ、そのＣＰＵＩＫよって双方向のデータ／＜スなもっ
てデータの書込み、貌出しの制御がなされる凰ムＭＬお
よび１１１Ｍ２のチップセレクトＣ８のためのゲート（
マルチプレクサ）３かもなっておシ、このようｔｋｌＩ
Ｌ方向のデータＩ（スなもつＲＡＭ２で紘そのデータ書
込時におけるアドレス、データ出力Ｄ・ｖｘｔｐデータ
入力Ｄ入力釦１ｍチップセレクトＣ＋Ｓ 、書込許可Ｗ
ＩＮのタイミングが第２図に示すようｔｃする。した−
ＩＩＸ−）て、データ書込時１ｃ ＣＰＵＩによりてＲ
ｎＬ！’に対してアドレスをセットしてＣ８およびｖｒ
：の各ゲートを開くと、データバスラインＫ１１１１４
２ｍ中ｔｌ で示すようなデータ出力Ｄ・−１が存在す
るが、そのときＣＰＵ １ 紘翼ムＭ２に対して書込む
ためのデータをデージノ（スラインにセットしているた
め、ｔｌ のときだけデージノ（スラインにおい【デー
タの衡突が発生するととくなる。
従来ではこのようなパスラインにおけるデータの衡突を
許容しているが、データの負突により【データバスライ
ンにおける信号の波形に乱れが生じ、長期の使用の場合
ＫｉｊＩＣの劣化を生ずるおそれもあ多、またデータバ
ス自体が外部ノイズの影響を受けやすくな−）【シまう
などの量線がある・本発Ｉｊ１は以上の点を考直してな
されたもので、ＣＰＵによりて８ムＭのデータ書込み、
読出しの制御を行なわせる際、パスラインにおけるデー
タの衡突を簡単な手段によって確実に防止することがで
きるメモリ制御装置を提供するものである。
許容しているが、データの負突により【データバスライ
ンにおける信号の波形に乱れが生じ、長期の使用の場合
ＫｉｊＩＣの劣化を生ずるおそれもあ多、またデータバ
ス自体が外部ノイズの影響を受けやすくな−）【シまう
などの量線がある・本発Ｉｊ１は以上の点を考直してな
されたもので、ＣＰＵによりて８ムＭのデータ書込み、
読出しの制御を行なわせる際、パスラインにおけるデー
タの衡突を簡単な手段によって確実に防止することがで
きるメモリ制御装置を提供するものである。
以下、添付ｗＪ面を参照して本発明の一実施例について
詳述する。
詳述する。
本発明によるメそす制御装置にありて轄、第３図に示す
ように１双方向性のデータバスをもってＲＡＭ２におけ
るデータ書込み、ａ出しの制御なＣＰＵ Ｋよって行な
わせる際、双方向性ノ（スゲート４をデータバスライン
ｖ−１＆けることによりてそのデータバスラインを２つ
に分割しくデータ１゜データ２）、そのパスゲート４に
おけるチツプセレ／）ＣＩｉＦ）制御ｔ’４ ンＡ−Ｉ
ＩＮＶＩ、ＩＮＶ２゜フリップフロップＦＦｌ、ＦＦ２
およびＮＡＮＤゲートグー、ムＮＤグートＧ２．ＯＲゲ
ー）Ｇ３からなる制御回路によりて行なわせるように構
成されている。す碌わち、その制御回路ｇ、ｃｐｕ か
も出されるｃａｍ号を入力とするインバータＩＮＶＩの
出力と、ＣＰＵの基本クロツタＣＬＫ を入力とするイ
ンＩ（−タＩＮ；Ｖ２の出力とによりて７リツプ７ｏツ
グＰＦＩ を動作させ、・・そのフリップフロップＩ
ＦＦＩのセット出力とタロツクＣＬＫ とによりて７リ
ツプフロツグＦＦ２ を動作させ、そのフリップフロ
ップＦＦ２ のセット出力と７リツプフロツプＦＦＩ
リセツト出力とのＷＡＮＤ ｔｌ−ゲートＧＩＫよりて
とハそのグー）Ｇｌの出力とＣＰＵ かも与えられるデ
ータ読出値号凰りとのムＮＤをグー）Ｇ２によってとヤ
、そのゲートＧ２の出力とＣｔｇ号との０Ｒをグー）０
３によってと夕、そのグー）０３の出力によってパスゲ
ート４のＣＢ制御な行なわせることによ夕、８ムＭ２が
データ読出しからデータ書込みのタイミングに移ると′
＃ｉに一定時間パスゲート４を閉じてデータ２の出力な
禁止させるようにしている。なお、凰ムＭ２の１端子お
よびパスゲート４のＤＩＩＮ端子ＫＩＩＸＣＰＵから出
されるデータ書込信号ＷＲがそれぞれ与えられる。
ように１双方向性のデータバスをもってＲＡＭ２におけ
るデータ書込み、ａ出しの制御なＣＰＵ Ｋよって行な
わせる際、双方向性ノ（スゲート４をデータバスライン
ｖ−１＆けることによりてそのデータバスラインを２つ
に分割しくデータ１゜データ２）、そのパスゲート４に
おけるチツプセレ／）ＣＩｉＦ）制御ｔ’４ ンＡ−Ｉ
ＩＮＶＩ、ＩＮＶ２゜フリップフロップＦＦｌ、ＦＦ２
およびＮＡＮＤゲートグー、ムＮＤグートＧ２．ＯＲゲ
ー）Ｇ３からなる制御回路によりて行なわせるように構
成されている。す碌わち、その制御回路ｇ、ｃｐｕ か
も出されるｃａｍ号を入力とするインバータＩＮＶＩの
出力と、ＣＰＵの基本クロツタＣＬＫ を入力とするイ
ンＩ（−タＩＮ；Ｖ２の出力とによりて７リツプ７ｏツ
グＰＦＩ を動作させ、・・そのフリップフロップＩ
ＦＦＩのセット出力とタロツクＣＬＫ とによりて７リ
ツプフロツグＦＦ２ を動作させ、そのフリップフロ
ップＦＦ２ のセット出力と７リツプフロツプＦＦＩ
リセツト出力とのＷＡＮＤ ｔｌ−ゲートＧＩＫよりて
とハそのグー）Ｇｌの出力とＣＰＵ かも与えられるデ
ータ読出値号凰りとのムＮＤをグー）Ｇ２によってとヤ
、そのゲートＧ２の出力とＣｔｇ号との０Ｒをグー）０
３によってと夕、そのグー）０３の出力によってパスゲ
ート４のＣＢ制御な行なわせることによ夕、８ムＭ２が
データ読出しからデータ書込みのタイミングに移ると′
＃ｉに一定時間パスゲート４を閉じてデータ２の出力な
禁止させるようにしている。なお、凰ムＭ２の１端子お
よびパスゲート４のＤＩＩＮ端子ＫＩＩＸＣＰＵから出
されるデータ書込信号ＷＲがそれぞれ与えられる。
しかして、このように構成された本発明によるメモリ制
御装置にあっては５ｌｉＥ４８に示すように、ＣＰＵ
ＫよりてＲＡＭ２に対してアドレスをセットしてデータ
の書込みを行なわせる際に、従来のＣ８信号がり四ツク
ＣＬＫ のタイミングに応じて７リツプ７ｇｙグＦＦＩ
、ＦＦ２＊よびグー）Ｇｌ、Ｇ２゜Ｇ３を社て１Ｉｉ４
図中０３で示すような信号に変換され、その０３信号が
双方向性のパスゲート４のチップセレクトＣ８として与
えられることになる。
御装置にあっては５ｌｉＥ４８に示すように、ＣＰＵ
ＫよりてＲＡＭ２に対してアドレスをセットしてデータ
の書込みを行なわせる際に、従来のＣ８信号がり四ツク
ＣＬＫ のタイミングに応じて７リツプ７ｇｙグＦＦＩ
、ＦＦ２＊よびグー）Ｇｌ、Ｇ２゜Ｇ３を社て１Ｉｉ４
図中０３で示すような信号に変換され、その０３信号が
双方向性のパスゲート４のチップセレクトＣ８として与
えられることになる。
そのため、従来翼ムＭ２からデータ書込みのタイミング
で出ていた出力信号（第４図中データ２における読出デ
ータ纂′の部分）祉バスゲート４とＲＡＭ２との関にお
けるデータ２のノ（スライ／に出力されるが、ｃｐｕか
らの書込データ（第４図中ＤｉｍにおけるＯＵ丁の部分
）扛−ノ（スゲート４ｔでしｔｌて−ないことになる。
で出ていた出力信号（第４図中データ２における読出デ
ータ纂′の部分）祉バスゲート４とＲＡＭ２との関にお
けるデータ２のノ（スライ／に出力されるが、ｃｐｕか
らの書込データ（第４図中ＤｉｍにおけるＯＵ丁の部分
）扛−ノ（スゲート４ｔでしｔｌて−ないことになる。
１艮が２て、第４図中ｔｇで示す期間中は、パスゲート
４に未だチップセレクトＣ８８号が与えられておらず、
ゲートが開２＞−れ【％Ａないので、データ２のパスラ
インにおいてデーｐ＃）ｆＩ＊が発生するようなことが
全くなくなる。また、タイミング信号の詳＃ｌＦＬ省略
するが、データ読出しにおけるｉタイミングの場合には
、ムＮＤゲートＧ２を介してＯＲグー）Ｇ３からＣＢ傷
信号パスゲート４に与えられ、それＫよジノ（スゲート
４−ＩＩＸ直ちに開かれてデータのやりとシが行なわれ
ることになる・ 以上、本発明によるメモリ制御装置にあっては、１つの
データバスをｔりてＲムＭＫおけるデータの書込み、観
出しの制御をＣＰＵ Ｋより【行なわせるものにおいて
、データバスラインに双方向性のパスゲートを設けると
と４に％鼠ムＭがデータ読出しからデータ書込みのタイ
ミングに移るときＫＣＰＵから８ムＭＫ出されるチップ
セレクト信号を基本クロックに応じた一定時間だけおさ
えてその間バスゲートを閉成させる制御信号を発生する
制＠ｉ路を設けることによって構成されたもので、簡単
な手段によってパスラインにおけるデータの衝突を防止
することができＪＫ安定したデータの書込み、読出しを
行なわせることができ、信頼性の高ｉものになるという
優れた利点を有している。
４に未だチップセレクトＣ８８号が与えられておらず、
ゲートが開２＞−れ【％Ａないので、データ２のパスラ
インにおいてデーｐ＃）ｆＩ＊が発生するようなことが
全くなくなる。また、タイミング信号の詳＃ｌＦＬ省略
するが、データ読出しにおけるｉタイミングの場合には
、ムＮＤゲートＧ２を介してＯＲグー）Ｇ３からＣＢ傷
信号パスゲート４に与えられ、それＫよジノ（スゲート
４−ＩＩＸ直ちに開かれてデータのやりとシが行なわれ
ることになる・ 以上、本発明によるメモリ制御装置にあっては、１つの
データバスをｔりてＲムＭＫおけるデータの書込み、観
出しの制御をＣＰＵ Ｋより【行なわせるものにおいて
、データバスラインに双方向性のパスゲートを設けると
と４に％鼠ムＭがデータ読出しからデータ書込みのタイ
ミングに移るときＫＣＰＵから８ムＭＫ出されるチップ
セレクト信号を基本クロックに応じた一定時間だけおさ
えてその間バスゲートを閉成させる制御信号を発生する
制＠ｉ路を設けることによって構成されたもので、簡単
な手段によってパスラインにおけるデータの衝突を防止
することができＪＫ安定したデータの書込み、読出しを
行なわせることができ、信頼性の高ｉものになるという
優れた利点を有している。
第１図は従来のメモリ制御装置を示すブロック構成図、
Ｉ！２図社そのデータ読出しからデータ書込みのタイミ
ングに移るときの各部信号の特性図、第３図れ本発明の
一実施例によるメモリ制御Ｉ装置を示すプ０ツク構成図
、第４Ｗ４はそのデータ読出しからデータ書込みのタイ
ミングに移るときの各部信号の特性図である。 １・−ｃｐｔｒ ｚ・・・８ムＭ ３−ゲート（マ
ルチプレクサ） ４・・・バスゲート 出願人代理人 鳥 井 清
Ｉ！２図社そのデータ読出しからデータ書込みのタイミ
ングに移るときの各部信号の特性図、第３図れ本発明の
一実施例によるメモリ制御Ｉ装置を示すプ０ツク構成図
、第４Ｗ４はそのデータ読出しからデータ書込みのタイ
ミングに移るときの各部信号の特性図である。 １・−ｃｐｔｒ ｚ・・・８ムＭ ３−ゲート（マ
ルチプレクサ） ４・・・バスゲート 出願人代理人 鳥 井 清
Claims (1)
- １つのデータバスをｔりてＲＡＭ Ｋおけるデータの書
込み、読出しの制御をＣＰＵ Ｋよって行なわせるもの
において、データバスラインに双方向性のパスゲートを
設けるとともに、凰ム麗がデータ読出しからデータ書込
みのタイミングに移ると１！ＫＣＰＵ からＲムＭＫ出
されるチップセレクシ信号を基本ターツクに応じた一定
時間だけおさえてその関パスゲートｔ−閉成させる制御
信号を発生する制御回路を設けたことＶ特徴とするメモ
リ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643581A JPS5837756A (ja) | 1981-08-31 | 1981-08-31 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13643581A JPS5837756A (ja) | 1981-08-31 | 1981-08-31 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5837756A true JPS5837756A (ja) | 1983-03-05 |
Family
ID=15175062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13643581A Pending JPS5837756A (ja) | 1981-08-31 | 1981-08-31 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5837756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100240U (ja) * | 1987-12-22 | 1989-07-05 |
-
1981
- 1981-08-31 JP JP13643581A patent/JPS5837756A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100240U (ja) * | 1987-12-22 | 1989-07-05 |
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