JPS584190A - アドレス変換方式 - Google Patents
アドレス変換方式Info
- Publication number
- JPS584190A JPS584190A JP56102978A JP10297881A JPS584190A JP S584190 A JPS584190 A JP S584190A JP 56102978 A JP56102978 A JP 56102978A JP 10297881 A JP10297881 A JP 10297881A JP S584190 A JPS584190 A JP S584190A
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- address
- bit
- segment
- memory
- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、アドレス変換方式％特Ｋ ２”ｌ−２’バイ
トの文字ドツト・パターンを複数個格納する文字パター
ン・メモリ會有するプリンタ装置において、文字パター
ン・メモリのアクセスを容ＪＩＫ行い得るようにし九ア
ドレス変換方弐に関するものである０ 漢字プリンタ装置はプリンタ機構とプリンタ制御部とか
ら構成され、プリンタ制御部はマイク四プロセッサ、制
御メモリ、ＲＡＭ、漢字パターン・メモリ、本体系装置
との間のインタフェース回路、プリンタ機構部へデータ
を出力する出力ボート、プリンタ機構部からのデータを
入力する入力ボートなどを有している〇 漢字の１文字は２４×ｈドツトで構成されているので、
１文字の文字ドツトのパターンを格納する友めＫは７２
バイトの領域を必要とし、この単位領域をセグメントと
いう。第１図は従来装＊におけるマイクロプロセッサ（
ＭＰＵ）のアドレス空間と漢字パターン・メモリとの関
係を示すものでるＭＰＵが直接にアクセスできるアドレ
ス空間は０番地ないし６４に一１番地であり、漢字パタ
ーン・メモリをも含めた全アドレス空間をアクセスする
ことができない０そこで、従来方式においては、漢字パ
ターン・メモリを例えば４分割し、その４側の分割領域
（ページ）のいずれであるかをページ指定レジスタで指
定し、ページ内アドレスＶＭＰＵで指定していた。第１
図の如き従来方式では。
トの文字ドツト・パターンを複数個格納する文字パター
ン・メモリ會有するプリンタ装置において、文字パター
ン・メモリのアクセスを容ＪＩＫ行い得るようにし九ア
ドレス変換方弐に関するものである０ 漢字プリンタ装置はプリンタ機構とプリンタ制御部とか
ら構成され、プリンタ制御部はマイク四プロセッサ、制
御メモリ、ＲＡＭ、漢字パターン・メモリ、本体系装置
との間のインタフェース回路、プリンタ機構部へデータ
を出力する出力ボート、プリンタ機構部からのデータを
入力する入力ボートなどを有している〇 漢字の１文字は２４×ｈドツトで構成されているので、
１文字の文字ドツトのパターンを格納する友めＫは７２
バイトの領域を必要とし、この単位領域をセグメントと
いう。第１図は従来装＊におけるマイクロプロセッサ（
ＭＰＵ）のアドレス空間と漢字パターン・メモリとの関
係を示すものでるＭＰＵが直接にアクセスできるアドレ
ス空間は０番地ないし６４に一１番地であり、漢字パタ
ーン・メモリをも含めた全アドレス空間をアクセスする
ことができない０そこで、従来方式においては、漢字パ
ターン・メモリを例えば４分割し、その４側の分割領域
（ページ）のいずれであるかをページ指定レジスタで指
定し、ページ内アドレスＶＭＰＵで指定していた。第１
図の如き従来方式では。
例えば漢字パターン・メモリのアクセスのためＫ。
例えば２に番地ないし１８に番地を割当てる必要があり
、ＭＰＵアドレス空間を有効に使用できないという欠点
があり、また１文字種を指定するセグメント番号とその
文字のドツト・パターンが格納されている漢字文字パタ
ーン−メモリ上のアドレスとの関係が複雑であり、ＭＰ
Ｕが本体系装置からセグメント番号を受取って対応する
文字ドツト・パターンを読出す九めＫは複雑な計算を必
要とするという欠点がめった。
、ＭＰＵアドレス空間を有効に使用できないという欠点
があり、また１文字種を指定するセグメント番号とその
文字のドツト・パターンが格納されている漢字文字パタ
ーン−メモリ上のアドレスとの関係が複雑であり、ＭＰ
Ｕが本体系装置からセグメント番号を受取って対応する
文字ドツト・パターンを読出す九めＫは複雑な計算を必
要とするという欠点がめった。
本発明は、上記の考察に基づくもＯでるりて。
プロセッサで直接にカバーできるアドレス空間を有効に
利用できること、文字ドツト・パターンをアクセスする
ためアドレス計算が簡単になることなどの特徴管有する
アドレス変換方式全提供することを目的としている。そ
してそのため、本発明のアドレス変換方式は、２嘱＋２
鴨（ただし鶴〉悌）語やセグメント・データを複数個格
納できるところの第０番地ないし第２”−１番地をもつ
メモリと、ビット０ないしビット集＋１のアドレス★出
カする下位アドレス下位アドレス発生器と、ピッ）０な
いしｐ −ｍ −１のアドレスを発生する上位アドレス
発生器と、ビット０ないしビットｐ−１のアドレスを発
生する上記メモリに対するアドレス０レジスタと會備え
、該アドレス・レジスタは、下位アドレス発生器のビッ
ト集＋１が「０」の場合には上記下位アドレス発生器の
ビット０ないしビット集と上記上位アドレス発生器のビ
ット０をピッ） ｐ −ｓ −１を結合したものｔアド
レスとして出力し、上記下位アドレス発生器のビット偽
＋１がｒｇｖ場合には、上記下位アドレス発生器のビッ
ト０ないしビット％−１を反転したものと上記上位アド
レス発生器Ｑビット０ないしビットツー謁−１ｔ−反転
したものを結合し、更にこの結果の上位側に鴨個のｒｌ
Ｊ Ｑ）ピッ）を結合したものをアドレスとして出力す
るように構成されていることを特徴とするものである。
利用できること、文字ドツト・パターンをアクセスする
ためアドレス計算が簡単になることなどの特徴管有する
アドレス変換方式全提供することを目的としている。そ
してそのため、本発明のアドレス変換方式は、２嘱＋２
鴨（ただし鶴〉悌）語やセグメント・データを複数個格
納できるところの第０番地ないし第２”−１番地をもつ
メモリと、ビット０ないしビット集＋１のアドレス★出
カする下位アドレス下位アドレス発生器と、ピッ）０な
いしｐ −ｍ −１のアドレスを発生する上位アドレス
発生器と、ビット０ないしビットｐ−１のアドレスを発
生する上記メモリに対するアドレス０レジスタと會備え
、該アドレス・レジスタは、下位アドレス発生器のビッ
ト集＋１が「０」の場合には上記下位アドレス発生器の
ビット０ないしビット集と上記上位アドレス発生器のビ
ット０をピッ） ｐ −ｓ −１を結合したものｔアド
レスとして出力し、上記下位アドレス発生器のビット偽
＋１がｒｇｖ場合には、上記下位アドレス発生器のビッ
ト０ないしビット％−１を反転したものと上記上位アド
レス発生器Ｑビット０ないしビットツー謁−１ｔ−反転
したものを結合し、更にこの結果の上位側に鴨個のｒｌ
Ｊ Ｑ）ピッ）を結合したものをアドレスとして出力す
るように構成されていることを特徴とするものである。
以下１本発明を図面を参照しつつ説明する。
第２図は本発明の詳細な説明する図、第３図は本発明υ
１実施例のブロック図でめる０第２図に示すように、本
発明においてはＭＰＵのアドレス空間の内の２０００番
地ないし２０７１番地が漢字パターン・メモリ２にアク
セスするために割当てられ、また１本発明においてはセ
グメント・レジスタが設けられ、仁のセグメント・レジ
スタにも一つのアドレスが割当てられている。
１実施例のブロック図でめる０第２図に示すように、本
発明においてはＭＰＵのアドレス空間の内の２０００番
地ないし２０７１番地が漢字パターン・メモリ２にアク
セスするために割当てられ、また１本発明においてはセ
グメント・レジスタが設けられ、仁のセグメント・レジ
スタにも一つのアドレスが割当てられている。
１個の文字ドツト・パターンを格納するセグメントは、
上位６４バイト【格納する上位セグメント部分と下位８
パイ）を格納する下位セグメント部分とに分割され、＃
１１セグメントの上位セグメント郭公はＸマロ０００フ
番地ないしＸマロ０３Ｆマ番地に割当てられ、第２セグ
メントの上位セグメント部分はＸマロ０４０マ番地ない
しＸマロ０フＦマ番地が割当てられる。以下、同様であ
る。第１セグメントの下位セグメント部分はＸマＦＦＦ
Ｆマ番地ないしＸ？ＦＦＦ８マ番地に＠尚てられ、第２
セグメントの下位セグメント部分は第ＦＦＦ７ないしＸ
ＷＦＦＦ、ｏｖ番地に割当てられる。以下。
上位６４バイト【格納する上位セグメント部分と下位８
パイ）を格納する下位セグメント部分とに分割され、＃
１１セグメントの上位セグメント郭公はＸマロ０００フ
番地ないしＸマロ０３Ｆマ番地に割当てられ、第２セグ
メントの上位セグメント部分はＸマロ０４０マ番地ない
しＸマロ０フＦマ番地が割当てられる。以下、同様であ
る。第１セグメントの下位セグメント部分はＸマＦＦＦ
Ｆマ番地ないしＸ？ＦＦＦ８マ番地に＠尚てられ、第２
セグメントの下位セグメント部分は第ＦＦＦ７ないしＸ
ＷＦＦＦ、ｏｖ番地に割当てられる。以下。
同様である。
第３図は本発明の１実施例０プ曹ツク図であって、１１
Ｕ第１（ｔ）アドレス・セレクタ、１２は第２０アドレ
ス・セレクタ、１３は７２進カウンタ、 １４はセグメ
ント・レジスタ、 １５はＮＯＴ回路全それぞれ示して
いる。セグメント・レジスタ１４Ｆｉセグメントの上位
セグメント部分のアドレスを示すレジスタであり、本体
系装置側又はＭＰＵ＠がらデータ・バスを介して送られ
て米る値がセットされる。
Ｕ第１（ｔ）アドレス・セレクタ、１２は第２０アドレ
ス・セレクタ、１３は７２進カウンタ、 １４はセグメ
ント・レジスタ、 １５はＮＯＴ回路全それぞれ示して
いる。セグメント・レジスタ１４Ｆｉセグメントの上位
セグメント部分のアドレスを示すレジスタであり、本体
系装置側又はＭＰＵ＠がらデータ・バスを介して送られ
て米る値がセットされる。
ヤリ−がめる毎にセグメント−レジスタ１４の内容は＋
１され、そのカウント値が“９１０”Ｋ達すると、７２
進カウンタ１３ｉロツクする。７２進カウン）１３ａｆ
−夕書込み時に使用されるアドレス・カウンタでる！＋
、７２回カウント・アップする毎にクリアされる。この
中に本体系装置からデータ中パスを介して送られて来る
初期Ｏ１を設定することが出来、このらと％１バイトの
書込みが行われる度にその内容は＋１される。第１のア
ドレス・セレクタ１１は、漢字パターン台メモリの下位
アドレスを選択するアドレス・セレクタであり、データ
書込み時には７２進カウンタ１３の出カデータｔ１耽出
し時ＫＦｉＭＰＵからの下位アートレス７ビツトを選択
する。第２のアドレス・セレクタ１２は、１セグメント
７２バイトの文字ドツト・パターン・データを上位セグ
メント部分と下位セグメント部分に分割し、漢字パター
ン・メモリ管アドレッシングすセレクタ１１のＡｏ （
７ビツト目）が「ｏ」の状態（上位セグメント部分のア
クセス時）ではＡ・ないしＡＩおよびＳＡ・ないしＳＡ
・を選択し、Ａ−が「１」の状態（下位セグメント部分
のアクセス時）では、Ａ・ないしＡｌｅ Ｓ Ａｏない
しＳ Ａｓおよび信号線ｓ１７＆いしＳＳ（アドレス１
３ないし１５に相当）を選択する。なお、信号線Ｓ１な
いしｓ３の信号は「１」Ｋプル・アップされている。
１され、そのカウント値が“９１０”Ｋ達すると、７２
進カウンタ１３ｉロツクする。７２進カウン）１３ａｆ
−夕書込み時に使用されるアドレス・カウンタでる！＋
、７２回カウント・アップする毎にクリアされる。この
中に本体系装置からデータ中パスを介して送られて来る
初期Ｏ１を設定することが出来、このらと％１バイトの
書込みが行われる度にその内容は＋１される。第１のア
ドレス・セレクタ１１は、漢字パターン台メモリの下位
アドレスを選択するアドレス・セレクタであり、データ
書込み時には７２進カウンタ１３の出カデータｔ１耽出
し時ＫＦｉＭＰＵからの下位アートレス７ビツトを選択
する。第２のアドレス・セレクタ１２は、１セグメント
７２バイトの文字ドツト・パターン・データを上位セグ
メント部分と下位セグメント部分に分割し、漢字パター
ン・メモリ管アドレッシングすセレクタ１１のＡｏ （
７ビツト目）が「ｏ」の状態（上位セグメント部分のア
クセス時）ではＡ・ないしＡＩおよびＳＡ・ないしＳＡ
・を選択し、Ａ−が「１」の状態（下位セグメント部分
のアクセス時）では、Ａ・ないしＡｌｅ Ｓ Ａｏない
しＳ Ａｓおよび信号線ｓ１７＆いしＳＳ（アドレス１
３ないし１５に相当）を選択する。なお、信号線Ｓ１な
いしｓ３の信号は「１」Ｋプル・アップされている。
次に９３図の動作を説明する０最初にセグメント・レジ
スタ１４の内容がオール「ｏ」であると丁も書込みの場
合１本体系装置から１バイトのデータが送られて来ると
、このデータは漢字パターン嗜メモリ２のｘｗｏｏｏｏ
マ番地に書込まれ、第２番目の１バイト・データはＸマ
０００１マＩｊｌｋに書込まれる。第６４番目（１）ｌ
バイ）−データはＸマロ０３Ｆマ番地に書込まれる。こ
のデータの書込み後、ビットＡ、はｒｌＪとなるので、
第６番目のデータはＸＷＦＦＦＦマ番地に畳込まれ、第
６６番１ｉｏ１バイト・データはＸＷＦＦＦＥマ番地に
書込まれ、第７２番目のデータはＸｖＦＰＦ８マ番地に
書込まれる。続いて送られて米る１文字分の文字ドツト
・パターンの上位セグメント部分はＸマ００４０マない
しＸマ００７Ｆマ番地に書込まれ、下位セグメント部分
はＸＶＦＦＦ７マないしＸマｆＦＥＦマ番地に書込まれ
る。
スタ１４の内容がオール「ｏ」であると丁も書込みの場
合１本体系装置から１バイトのデータが送られて来ると
、このデータは漢字パターン嗜メモリ２のｘｗｏｏｏｏ
マ番地に書込まれ、第２番目の１バイト・データはＸマ
０００１マＩｊｌｋに書込まれる。第６４番目（１）ｌ
バイ）−データはＸマロ０３Ｆマ番地に書込まれる。こ
のデータの書込み後、ビットＡ、はｒｌＪとなるので、
第６番目のデータはＸＷＦＦＦＦマ番地に畳込まれ、第
６６番１ｉｏ１バイト・データはＸＷＦＦＦＥマ番地に
書込まれ、第７２番目のデータはＸｖＦＰＦ８マ番地に
書込まれる。続いて送られて米る１文字分の文字ドツト
・パターンの上位セグメント部分はＸマ００４０マない
しＸマ００７Ｆマ番地に書込まれ、下位セグメント部分
はＸＶＦＦＦ７マないしＸマｆＦＥＦマ番地に書込まれ
る。
漢字パターン・メモリ２からの文字ドツト・パターンを
読出すも場合には下肥Ｏようにして行わ１れる０いｔ１
第１セグメントの文字ドツト・メタ８−ン會読出丁もの
とすると、−にグメント畳レジスタ１４にはオール「０
」がセットされるＯＭＰＵから送られて米る下位アドレ
スがｘｖｏｏマのときは漢字パターン・メモリｃＬ）Ｘ
マロ０００１番地からデータが続出され、ＭＰＵから送
られて米る下位アドレスがＸマロ１マのときは、漢字パ
ターン・メモリの第１番地からデータが読出される。Ｍ
ＰＵから下位アドレスがＸマ４０マのときは漢字パター
ン・メモリのＸＷＦＦＦＦマ番地からデータが読出され
、ＭＰＵからの下位アドレスがＸマ４８マの場合には漢
字パターン・メモリのＸマＦＦＥ８マ番地からデータが
読出される。
読出すも場合には下肥Ｏようにして行わ１れる０いｔ１
第１セグメントの文字ドツト・メタ８−ン會読出丁もの
とすると、−にグメント畳レジスタ１４にはオール「０
」がセットされるＯＭＰＵから送られて米る下位アドレ
スがｘｖｏｏマのときは漢字パターン・メモリｃＬ）Ｘ
マロ０００１番地からデータが続出され、ＭＰＵから送
られて米る下位アドレスがＸマロ１マのときは、漢字パ
ターン・メモリの第１番地からデータが読出される。Ｍ
ＰＵから下位アドレスがＸマ４０マのときは漢字パター
ン・メモリのＸＷＦＦＦＦマ番地からデータが読出され
、ＭＰＵからの下位アドレスがＸマ４８マの場合には漢
字パターン・メモリのＸマＦＦＥ８マ番地からデータが
読出される。
以上の説明から明らかなように、本発明によれば、２”
＋２嘔単位のセグメント・゛データをアクセスする場合
、プロセッサはメモリ領域の物理的アドレスを全く考慮
せずに、アドレッシングが可能むため、プロセッサの処
理能力を大幅に向上することが出来る。
＋２嘔単位のセグメント・゛データをアクセスする場合
、プロセッサはメモリ領域の物理的アドレスを全く考慮
せずに、アドレッシングが可能むため、プロセッサの処
理能力を大幅に向上することが出来る。
第１図はマイク日プロセッサのアドレス空間と漢字パタ
ーン・メモリの関係を示す図、第２因は本発明の詳細な
説明する図、第３図は本発明（ＤＩ実施例のブロック図
である。 １１・・・第１のアドレス・セレクタ、１２・・・第２
０アドレス・セレクタ、１３・・・７２進カウンタ、１
４・・・セグメント・レジスタ、１５・・・ＮＯＴ回路
。 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 京 谷 四 部外１名 ７１ 図 米２図
ーン・メモリの関係を示す図、第２因は本発明の詳細な
説明する図、第３図は本発明（ＤＩ実施例のブロック図
である。 １１・・・第１のアドレス・セレクタ、１２・・・第２
０アドレス・セレクタ、１３・・・７２進カウンタ、１
４・・・セグメント・レジスタ、１５・・・ＮＯＴ回路
。 特許出願人 ユーザツク電子工業株式会社代理人弁理
士 京 谷 四 部外１名 ７１ 図 米２図
Claims (1)
- ２”） ２’ ＜九だし集〉饅）語のセグメント・デー
タ管複数個格納できるところの第０番地ないし第２２−
１番地をもつメモリと、ビット０ないしピッ賜＋１のア
ドレス會出力する下位アドレス発生器と、ビット０ない
しビットシーｍ −１のアドレスを発生する上位アドレ
ス発生器と、ビット０ないしビットｐ−１のアドレスを
発生する上記メモリに対するアドレス・レジスタとｔ備
え、骸アドレス・レジスタは、下位アドレス発生器のビ
ット鵠＋１が「０」の場合には上記下位アドレス発生器
のピッ゛ト０ないしビット鶴と上記上位アドレス発生器
のビット０とビットｐ−ｓ −１ｔ−結合したものをア
ドレスとして出力し、上記下位アドレス発生器のビット
賜＋１が「１」の場合には、上記下位アドレス発生器の
ビット０ないしビットｓ−１ｆ反転したものと上記上位
アドレス発生器のビット０ないしビットｐ−ｓ −１１
−反転したものを結合し、更にこの結果の上位側Ｋｓ個
の「１」のビット管結合したもの會アドレスとして出力
するように構成されていることｔ特徴とするアドレス変
換方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102978A JPS584190A (ja) | 1981-06-30 | 1981-06-30 | アドレス変換方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102978A JPS584190A (ja) | 1981-06-30 | 1981-06-30 | アドレス変換方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584190A true JPS584190A (ja) | 1983-01-11 |
| JPH0237598B2 JPH0237598B2 (ja) | 1990-08-24 |
Family
ID=14341822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102978A Granted JPS584190A (ja) | 1981-06-30 | 1981-06-30 | アドレス変換方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584190A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226789A (ja) * | 1985-03-29 | 1986-10-08 | 宏碁電脳股ふん有限公司 | 漢字及び英字映像文字信号発生方式 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674291A (en) * | 1979-11-21 | 1981-06-19 | Tokyo Shibaura Electric Co | Characterrpattern generator |
-
1981
- 1981-06-30 JP JP56102978A patent/JPS584190A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674291A (en) * | 1979-11-21 | 1981-06-19 | Tokyo Shibaura Electric Co | Characterrpattern generator |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61226789A (ja) * | 1985-03-29 | 1986-10-08 | 宏碁電脳股ふん有限公司 | 漢字及び英字映像文字信号発生方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0237598B2 (ja) | 1990-08-24 |
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