JPS584465A - アドレス制御方式 - Google Patents
アドレス制御方式Info
- Publication number
- JPS584465A JPS584465A JP56102847A JP10284781A JPS584465A JP S584465 A JPS584465 A JP S584465A JP 56102847 A JP56102847 A JP 56102847A JP 10284781 A JP10284781 A JP 10284781A JP S584465 A JPS584465 A JP S584465A
- Authority
- JP
- Japan
- Prior art keywords
- area
- memory
- input
- output
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
を有する重複メモリ領域と入出力領域を切替え制御する
ことｋより、メモリを有効に使用するアドレス制御方式
に関する。
ことｋより、メモリを有効に使用するアドレス制御方式
に関する。
従来、小型の電子計算機尋においては、同一のアドレス
空間内に、メモリ領域と入出力領域を共に設定してｖｈ
たので、入出力領域として設定されたアドレスに対応し
た重複メモリ領域社、ＣＰＵかものアクセスが不可能と
壜ってメモリがその分無駄になるばかりか、メモリ上の
アドレスも入出力領域の前後で不連続となり、７。
空間内に、メモリ領域と入出力領域を共に設定してｖｈ
たので、入出力領域として設定されたアドレスに対応し
た重複メモリ領域社、ＣＰＵかものアクセスが不可能と
壜ってメモリがその分無駄になるばかりか、メモリ上の
アドレスも入出力領域の前後で不連続となり、７。
グラムの作成及びａ−ディフグ等に際して、絶えず入出
力領域の存在を考慮する必要が生じ、作業に長時間を要
する欠点があった。
力領域の存在を考慮する必要が生じ、作業に長時間を要
する欠点があった。
そこで、本発明は、同一のアドレスを有する重複メモリ
領域と入出力領域を切替え制御することによｆｉ、ＣＰ
Ｕが重複メモリ領域と入出力領域を共にアクセスし得る
ようにして構成し、もって前述の欠点を解消したアドレ
ス制御方式を提供することを目的とするものである。
領域と入出力領域を切替え制御することによｆｉ、ＣＰ
Ｕが重複メモリ領域と入出力領域を共にアクセスし得る
ようにして構成し、もって前述の欠点を解消したアドレ
ス制御方式を提供することを目的とするものである。
以下、図面に示す実施例に基き、本発明を具体的に説明
する。
する。
第１図は本発明が適用された電子計算機の一例を示すブ
ロック図である。
ロック図である。
電子計算機１は、第１図に示すように、ＣＰＵ２を有し
てかｐ％ＣＰＵ２にはアドレスバス３を介してデコーダ
Ｓ、６、？、８が接続している。デコーダ５にはアドレ
ス空間上でＭＢ−ＱからＭＥ−Ｚｔでのアドレスを付与
されたメモリ１０が接続してシシ、メモリ１０のアドレ
スＭＰ３−ＭからＭ Ｅ −（Ｍ ＋ ｍ ）までの間
のメモリ領域は後述の入出力領域と同一のアドレスが付
与された重複メモリ領域ｌｅａとなっておシ、更にアド
レスＭＥ−ＹからＭＢ−Ｚの間はモニタプログラムが収
納されたモニタプログラム領域１０ｍ）となっている。
てかｐ％ＣＰＵ２にはアドレスバス３を介してデコーダ
Ｓ、６、？、８が接続している。デコーダ５にはアドレ
ス空間上でＭＢ−ＱからＭＥ−Ｚｔでのアドレスを付与
されたメモリ１０が接続してシシ、メモリ１０のアドレ
スＭＰ３−ＭからＭ Ｅ −（Ｍ ＋ ｍ ）までの間
のメモリ領域は後述の入出力領域と同一のアドレスが付
与された重複メモリ領域ｌｅａとなっておシ、更にアド
レスＭＥ−ＹからＭＢ−Ｚの間はモニタプログラムが収
納されたモニタプログラム領域１０ｍ）となっている。
一方、デコーダ８Ｋａ、デコーダ６と共に入出力領域１
１を構成する第１の７リツ７７Ｅｌツ１１２及び菖２の
７リツプ７０ツブ１３が接続しておシ、各７リツプフロ
ツプ１２，１３にはゲート回路１５を構成するＮＡＮＤ
回路１６が接続している。ＮＡＮＤ回路１６にはＡＮＤ
回路１１が接続しておシ、ＡＮＤ回路１７．従ってゲー
ト回路１５の出力にはＡＮＤ回路１９．２Ｇ、デコーダ
５．６が接続している。各ＡＮＤ回路１ｓ、２０にはプ
リ入出力領域１１中の７リツプフロツ７１２．１３及び
入出力レジスタ２１．２２等には重複メモリ領域１０＆
と同一のア゛ドレスＭＥ−Ｍ％ＭＢ−ＣＭ＋１）、＝
−−−−−−Ｍ Ｅ −ＣＭ ＋ ｍ ）が付与されて
いる。また、ＣＰＵ２と７リツプフロツ１１２．１３間
はデータバス２３を介して接続されている。
１を構成する第１の７リツ７７Ｅｌツ１１２及び菖２の
７リツプ７０ツブ１３が接続しておシ、各７リツプフロ
ツプ１２，１３にはゲート回路１５を構成するＮＡＮＤ
回路１６が接続している。ＮＡＮＤ回路１６にはＡＮＤ
回路１１が接続しておシ、ＡＮＤ回路１７．従ってゲー
ト回路１５の出力にはＡＮＤ回路１９．２Ｇ、デコーダ
５．６が接続している。各ＡＮＤ回路１ｓ、２０にはプ
リ入出力領域１１中の７リツプフロツ７１２．１３及び
入出力レジスタ２１．２２等には重複メモリ領域１０＆
と同一のア゛ドレスＭＥ−Ｍ％ＭＢ−ＣＭ＋１）、＝
−−−−−−Ｍ Ｅ −ＣＭ ＋ ｍ ）が付与されて
いる。また、ＣＰＵ２と７リツプフロツ１１２．１３間
はデータバス２３を介して接続されている。
電子計算機１は、以上のような構成を有するので、初期
状態では第１の７リツプフロツプ１２の出力信号８１は
ｌ□Ｉで第２のフリップフロラ１１３の出力信号８２ａ
”ｌ”となっておシ、従つてＮＡＮＤ回路１６の出力信
号Ｓ３は＠ｌ″となっている。、この状態で、ＣＰＵ２
がモニタ１０クラム領域１０ｂ中に収納されたモニタ７
ａグラムによシ、メモリ１０中の入出力領域１１と同一
のアドレスＭＦ！−Ｍ〜ＣＭ＋ｍ）を有するメモリ領域
ｌＱａに対してアク東スする必要が生じた場合には、ま
ず入出力領域１１中のアドレスＭＥ−Ｍに存在する第１
の７リツプフクツプ１２に対してデコーダ６を介してア
クセスし、データバス２３を介してフリップフロップ１
２の出力信号５ｌｔ−１ｌＩＩＫセツトする。すると、
ＮＡＮＤ回路１・の出力信号８３はｌ□ｌとなるが、入
出力領域１１に対応したアドレスがアクセスされると、
デコーダ１の出力信号Ｓ４は１１１とな１％ ＡＮＤ回
路１１の入出力セレクト信号８５は”０”とな）て、Ａ
ＮＤＩ回路１１゜２０及びデコーダ５．６に入力する。
状態では第１の７リツプフロツプ１２の出力信号８１は
ｌ□Ｉで第２のフリップフロラ１１３の出力信号８２ａ
”ｌ”となっておシ、従つてＮＡＮＤ回路１６の出力信
号Ｓ３は＠ｌ″となっている。、この状態で、ＣＰＵ２
がモニタ１０クラム領域１０ｂ中に収納されたモニタ７
ａグラムによシ、メモリ１０中の入出力領域１１と同一
のアドレスＭＦ！−Ｍ〜ＣＭ＋ｍ）を有するメモリ領域
ｌＱａに対してアク東スする必要が生じた場合には、ま
ず入出力領域１１中のアドレスＭＥ−Ｍに存在する第１
の７リツプフクツプ１２に対してデコーダ６を介してア
クセスし、データバス２３を介してフリップフロップ１
２の出力信号５ｌｔ−１ｌＩＩＫセツトする。すると、
ＮＡＮＤ回路１・の出力信号８３はｌ□ｌとなるが、入
出力領域１１に対応したアドレスがアクセスされると、
デコーダ１の出力信号Ｓ４は１１１とな１％ ＡＮＤ回
路１１の入出力セレクト信号８５は”０”とな）て、Ａ
ＮＤＩ回路１１゜２０及びデコーダ５．６に入力する。
すると、ＡＮＤ回路１１１．２０はデコーダ９からのセ
レクト信号８６．８７を禁止して入出力レジスタ２１．
２２がアクセスされることを阻止すると共に、デコーダ
６は信号Ｓ５が１０１と々ることによシそのデコード動
作が禁止され、ＣＰＯ２側からは全入出力領域１１に対
するアクセスが不可能になる。一方、デコーダ５は信号
８５が１（）Ｉとなることに一シ、アドレスＭＥ−Ｍ〜
（Ｍ＋ｍ ）の重複メモリの領域ｔＯａへのアクセスが
可能となり、ＣＰＵ２はメモリ１０中のアドレスＭＥ−
Ｑ〜ＭＰ３−Ｙまでの全エリアについて自由にアクセス
し得るようになる。この状ｍｌで、ｃＰＵ３がモニタプ
ロクラムに従った一つの命令を実行し終わシ、次の命令
を受けるために１モニタプログラム領域ｊｏｂをアクセ
スし、モ二り１ａグラムを実行すると、デコーダ１から
セット信号Ｓ８がフリップフロラ１１３に出力され、更
にセレクト信号Ｓ４もＩＩＩとなって７リツプ７１ツブ
１３の出力信号８２を強制的にＩＯｌにセットする。す
ると、ＮＡＮＤ回路１６の出力信号Ｓ３はＩ□Ｉから１
１１となシ、ＡＮＤ回路１１の出力信号Ｓ５は１１＠と
なる。
レクト信号８６．８７を禁止して入出力レジスタ２１．
２２がアクセスされることを阻止すると共に、デコーダ
６は信号Ｓ５が１０１と々ることによシそのデコード動
作が禁止され、ＣＰＯ２側からは全入出力領域１１に対
するアクセスが不可能になる。一方、デコーダ５は信号
８５が１（）Ｉとなることに一シ、アドレスＭＥ−Ｍ〜
（Ｍ＋ｍ ）の重複メモリの領域ｔＯａへのアクセスが
可能となり、ＣＰＵ２はメモリ１０中のアドレスＭＥ−
Ｑ〜ＭＰ３−Ｙまでの全エリアについて自由にアクセス
し得るようになる。この状ｍｌで、ｃＰＵ３がモニタプ
ロクラムに従った一つの命令を実行し終わシ、次の命令
を受けるために１モニタプログラム領域ｊｏｂをアクセ
スし、モ二り１ａグラムを実行すると、デコーダ１から
セット信号Ｓ８がフリップフロラ１１３に出力され、更
にセレクト信号Ｓ４もＩＩＩとなって７リツプ７１ツブ
１３の出力信号８２を強制的にＩＯｌにセットする。す
ると、ＮＡＮＤ回路１６の出力信号Ｓ３はＩ□Ｉから１
１１となシ、ＡＮＤ回路１１の出力信号Ｓ５は１１＠と
なる。
すると、それまで禁止されてい九デコーダ９からのセレ
クト信号８６．８７はその禁止が解除され、′更にデコ
ーダ６もデコード動作の禁止を解かれる。一方、デコー
ダ５は重複メモリ領域１０ａＫ対するデコードが禁止さ
れ、ＣＰＵ２は重複メモリ領域１０ａＫ対するアクセス
が不可能になる反面、領域１０ｍと同一ナドレスの付さ
れた入出力領域１１に対するアクセスが可能となる。そ
こで、ＣＰＵ２は、フリップフロップ１２．１３に対し
てアクセスし、フリップフロラ１１２の出力信号８１
ｔ ”１”から１ｌｏｌ Ｋ〜フリップフロップ１３の
信号８２をＩＯ＠から１１１とし、初期状態に復帰させ
る。この場合、信号８３＃ｉ”ｌ”の１１変化すること
はないが、ＣＰＵ２がモニタプログラムにより、入出力
領域１１に対してアクセスする必要が生じた場合には、
領域１１をアクセスする限りデコーダ１のセレクト信号
Ｓ４は１１１となっているので、信号８５も１１ ｍを
維持し、ＣＰＵ２は入出力領域１１に対して自由にアク
セスが可能となる。なお、モニタプログラムによシメモ
リ２の領域２＆に対してアクセスを行なう場合には、最
初に述べたように、第１の７リツプフロツプ１２の信号
Ｓｌを９１１にセットすることにより、信号Ｓ５は一〇
−となってＣＰＵ２は入出力領域１１と同一のアドレス
ＭＥ−Ｍ〜ＣＭ＋ｍ）ｔ−鼻する重複メモリ領域１０＆
に対してアクセスか可能となる。
クト信号８６．８７はその禁止が解除され、′更にデコ
ーダ６もデコード動作の禁止を解かれる。一方、デコー
ダ５は重複メモリ領域１０ａＫ対するデコードが禁止さ
れ、ＣＰＵ２は重複メモリ領域１０ａＫ対するアクセス
が不可能になる反面、領域１０ｍと同一ナドレスの付さ
れた入出力領域１１に対するアクセスが可能となる。そ
こで、ＣＰＵ２は、フリップフロップ１２．１３に対し
てアクセスし、フリップフロラ１１２の出力信号８１
ｔ ”１”から１ｌｏｌ Ｋ〜フリップフロップ１３の
信号８２をＩＯ＠から１１１とし、初期状態に復帰させ
る。この場合、信号８３＃ｉ”ｌ”の１１変化すること
はないが、ＣＰＵ２がモニタプログラムにより、入出力
領域１１に対してアクセスする必要が生じた場合には、
領域１１をアクセスする限りデコーダ１のセレクト信号
Ｓ４は１１１となっているので、信号８５も１１ ｍを
維持し、ＣＰＵ２は入出力領域１１に対して自由にアク
セスが可能となる。なお、モニタプログラムによシメモ
リ２の領域２＆に対してアクセスを行なう場合には、最
初に述べたように、第１の７リツプフロツプ１２の信号
Ｓｌを９１１にセットすることにより、信号Ｓ５は一〇
−となってＣＰＵ２は入出力領域１１と同一のアドレス
ＭＥ−Ｍ〜ＣＭ＋ｍ）ｔ−鼻する重複メモリ領域１０＆
に対してアクセスか可能となる。
以上説明したように、本発明によれに、アＦ。
レス空間上で同一のアドレスを有する重複メモリ領域ｌ
Ｑａと入出力領域１１を、共にアクセスすることが可能
となるのセ、従来ＣＰＵ２７ｂｌアクセスできず使用が
不可能だった重複メモ１」領域１９ａを有効に活用する
ことが可能となるにかシか、メ毛り２上のアドレスが入
出力領域１１に対応する部分で不連続となることもなく
なす、プログラムの件数及びローディング等を入出力領
域１１の存在を無視して行なうこと−ｉ＝でき、能率よ
く作業を行なうことが可能となる。
Ｑａと入出力領域１１を、共にアクセスすることが可能
となるのセ、従来ＣＰＵ２７ｂｌアクセスできず使用が
不可能だった重複メモ１」領域１９ａを有効に活用する
ことが可能となるにかシか、メ毛り２上のアドレスが入
出力領域１１に対応する部分で不連続となることもなく
なす、プログラムの件数及びローディング等を入出力領
域１１の存在を無視して行なうこと−ｉ＝でき、能率よ
く作業を行なうことが可能となる。
第１図は本発明が適用された電子計算機の一例を示すブ
ロック図である。 １・・・・・・電子計算機 ２ ・・・・・・ＣＰＵ １・・・・・・デコーダ １０・・・・・・メモリ １０＆・・・・・・重複メモリ領域 １０ｂ・・・・・・モニタ１０グラム領域１１・・・・
・・入出力領域 １２・・・・・・第１のセット手段 （フリップフロップ） １３・・・・・・第２のセット手段 （フリップフロップ） １５・・・・・・切替え手段（ゲート回路）２１．２２
・・・・・・入出力レジスタ出鳳人 富士通株式会社
ロック図である。 １・・・・・・電子計算機 ２ ・・・・・・ＣＰＵ １・・・・・・デコーダ １０・・・・・・メモリ １０＆・・・・・・重複メモリ領域 １０ｂ・・・・・・モニタ１０グラム領域１１・・・・
・・入出力領域 １２・・・・・・第１のセット手段 （フリップフロップ） １３・・・・・・第２のセット手段 （フリップフロップ） １５・・・・・・切替え手段（ゲート回路）２１．２２
・・・・・・入出力レジスタ出鳳人 富士通株式会社
Claims (1)
- データ格納領域及び該データ格納領域とアドレス空間上
で同一のアドレスが付与された重複メモリ領域とを一部
に有するメモリ及び該メモ１７ Ｋ格納され良プログラ
ムを読出し遂行する処理装置からな夛、前記メモリ中の
、重複メモリ領域外の領域に収納されたモ二り１ｏグラ
ムに従って選択される複数種類の１ａクラムを処理装置
が実行する装置ＫＴｈいて、前記データ格納領域中に、
重複メモリ領域と同一のアドレスを有するセット手段と
、セット手段の出方によって処理装置のアクセス可能領
域をデータ格納領域側と重複メモリ領域側とに切替える
切替え手段と、処理装置がモニタ１０グラムを実行した
際に１前記セット手段をセットするデコーダとを設け、
重複メモリ領域とデータ格納領域とに対して該モニタプ
ログラム実行時に切替えることｔ％黴とするアドレス制
御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102847A JPS584465A (ja) | 1981-06-30 | 1981-06-30 | アドレス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56102847A JPS584465A (ja) | 1981-06-30 | 1981-06-30 | アドレス制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS584465A true JPS584465A (ja) | 1983-01-11 |
| JPS6227423B2 JPS6227423B2 (ja) | 1987-06-15 |
Family
ID=14338335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56102847A Granted JPS584465A (ja) | 1981-06-30 | 1981-06-30 | アドレス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS584465A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273656A (ja) * | 1985-05-30 | 1986-12-03 | Fujitsu Ltd | デ−タ転送制御方式 |
-
1981
- 1981-06-30 JP JP56102847A patent/JPS584465A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273656A (ja) * | 1985-05-30 | 1986-12-03 | Fujitsu Ltd | デ−タ転送制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6227423B2 (ja) | 1987-06-15 |
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