JPH0535928B2 - - Google Patents
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- JPH0535928B2 JPH0535928B2 JP62025725A JP2572587A JPH0535928B2 JP H0535928 B2 JPH0535928 B2 JP H0535928B2 JP 62025725 A JP62025725 A JP 62025725A JP 2572587 A JP2572587 A JP 2572587A JP H0535928 B2 JPH0535928 B2 JP H0535928B2
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- Japan
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- transistor
- npn bipolar
- bipolar transistor
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- output terminal
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Physics & Mathematics (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はバイポーラ素子とMOS素子とを同
一基板上に組込んだBi−MOS型の論理回路に関
し、特にその出力特性の高速化技術に係わる。
一基板上に組込んだBi−MOS型の論理回路に関
し、特にその出力特性の高速化技術に係わる。
（従来の技術）
バイポーラ素子とMOS素子とを同一基板上に
組込んだBi−MOS論理回路は、出力段に設けら
れたバイポーラトランジスタをMOS素子を用い
て導通制御するもので、特にCMOS素子を用い
て導通制御する場合には、消費電力の低減と動作
の高速化とを両立させることが可能となる。この
ようなBi−CMOS論理回路としては、例えば第
４図に示すような構成のものが知られている。こ
の回路は、Bi−CMOS型のバツフア回路を構成
するものである。
組込んだBi−MOS論理回路は、出力段に設けら
れたバイポーラトランジスタをMOS素子を用い
て導通制御するもので、特にCMOS素子を用い
て導通制御する場合には、消費電力の低減と動作
の高速化とを両立させることが可能となる。この
ようなBi−CMOS論理回路としては、例えば第
４図に示すような構成のものが知られている。こ
の回路は、Bi−CMOS型のバツフア回路を構成
するものである。
第４図に示されているBi−CMOSバツフア回
路において、入力信号Vinが供給される入力端子
Ｔ１は、電源電位Vssと接地電位Vss間に直列接
続されたＰ型MOSFETQ１とＮ型MOSFETQ２
より構成されるインバータの入力端に接続され
る。このインバータの出力端子となるFETQ１と
Ｑ２との接続点はＮ型MOSFETQ３のゲートに
接続されており、このFETQ３のドレインには抵
抗Ｒ１を介して電源電位Vccが、またそのソース
には抵抗Ｒ２、Ｒ３およびシヨツトキー型の
NPNバイポーラトランジスタＱ４より構成され
る波形整形回路部１１を介して接地電位Vssが接
続されている。
路において、入力信号Vinが供給される入力端子
Ｔ１は、電源電位Vssと接地電位Vss間に直列接
続されたＰ型MOSFETQ１とＮ型MOSFETQ２
より構成されるインバータの入力端に接続され
る。このインバータの出力端子となるFETQ１と
Ｑ２との接続点はＮ型MOSFETQ３のゲートに
接続されており、このFETQ３のドレインには抵
抗Ｒ１を介して電源電位Vccが、またそのソース
には抵抗Ｒ２、Ｒ３およびシヨツトキー型の
NPNバイポーラトランジスタＱ４より構成され
る波形整形回路部１１を介して接地電位Vssが接
続されている。
このBi−CMOSバツフア回路の出力段にはプ
ルアツプ用のNPNバイポーラトランジスタＱ５
とプルダウン用のシヨツトキー型NPNバイポー
ラトランジスタＱ６が設けられており、トランジ
スタＱ５のコレクタは抵抗Ｒ４を介して電源電位
Vccに接続され、そのエミツタはトランジスタＱ
６のコレクタに接続される。このトランジスタＱ
６のエミツタは接地電位Vssに接続されている。
そして、トランジスタＱ５とＱ６との接続点には
出力端子Ｔ２が接続される。
ルアツプ用のNPNバイポーラトランジスタＱ５
とプルダウン用のシヨツトキー型NPNバイポー
ラトランジスタＱ６が設けられており、トランジ
スタＱ５のコレクタは抵抗Ｒ４を介して電源電位
Vccに接続され、そのエミツタはトランジスタＱ
６のコレクタに接続される。このトランジスタＱ
６のエミツタは接地電位Vssに接続されている。
そして、トランジスタＱ５とＱ６との接続点には
出力端子Ｔ２が接続される。
プルアツプ用のトランジスタＱ５には、抵抗Ｒ
１とFETQ３との接続点にベースが接続されたシ
ヨツトキー型のNPNバイポーラトランジスタＱ
７がダーリントン接続されている。すなわち、ト
ランジスタＱ５とＱ７の各コレクタは共通接続さ
れ、トランジスタＱ５のベースにはトランジスタ
Ｑ７のエミツタが接続されている。また、トラン
ジスタＱ５のベースとエミツタ間には、抵抗Ｒ５
が接続されている。
１とFETQ３との接続点にベースが接続されたシ
ヨツトキー型のNPNバイポーラトランジスタＱ
７がダーリントン接続されている。すなわち、ト
ランジスタＱ５とＱ７の各コレクタは共通接続さ
れ、トランジスタＱ５のベースにはトランジスタ
Ｑ７のエミツタが接続されている。また、トラン
ジスタＱ５のベースとエミツタ間には、抵抗Ｒ５
が接続されている。
プルダウン用のNPNバイポーラトランジスタ
Ｑ６のベースには、FETQ３のソースが接続され
ている。
Ｑ６のベースには、FETQ３のソースが接続され
ている。
さらに、このBi−CMOSバツフア回路には、
その動作の高速化のためにトランジスタＱ６への
ベース電流供給用としてシヨツトキーダイオード
Ｄ１，Ｄ２が設けられている。このシヨツトキー
ダイオードＤ１のアノードはトランジスタＱ５の
ベースに接続され、そのカソードはFETQ３のド
レインに接続されている。また、シヨツトキーダ
イオードＤ２のアノードは出力端子Ｔ２に接続さ
れ、そのカソードはFETQ３のドレインに接続さ
れている。
その動作の高速化のためにトランジスタＱ６への
ベース電流供給用としてシヨツトキーダイオード
Ｄ１，Ｄ２が設けられている。このシヨツトキー
ダイオードＤ１のアノードはトランジスタＱ５の
ベースに接続され、そのカソードはFETQ３のド
レインに接続されている。また、シヨツトキーダ
イオードＤ２のアノードは出力端子Ｔ２に接続さ
れ、そのカソードはFETQ３のドレインに接続さ
れている。
次に、このような構成のBi−CMOSバツフア
回路の動作を説明する。
回路の動作を説明する。
入力端子Ｔ１に供給される入力信号が“０”か
ら“１”レベルに遷移する際には、FETQ１がオ
フとなり、FETQ２がオンとなるので、FETQ３
のゲートに供給される電位は“０”レベルとな
り、FETQ３はオフ状態となる。このため、抵抗
Ｒ１を介して電源電位VccからトランジスタＱ７
にベース電流が供給され、トランジスタＱ７はオ
ン状態となり、これによつてプルアツプ用のトラ
ンジスタＱ５もオン状態となる。一方、プルダウ
ン用トランジスタＱ６にはベース電流が供給され
ず、トランジスタＱ６はオフ状態となる。したが
つて、抵抗Ｒ４およびトランジスタＱ５を介して
電源電位Vccから出力端子Ｔ２に電流が流れ、出
力端子Ｔ２の電位すなわち出力電圧は“０”から
“１”レベルに変化する。この“０”から“１”
レベルへの変化は、プルアツプ用のトランジスタ
Ｑ５にトランジスタＱ７をダーリントン接続して
いることにより、プルアツプ用トランジスタＱ５
のみの場合に比べて高速となる。
ら“１”レベルに遷移する際には、FETQ１がオ
フとなり、FETQ２がオンとなるので、FETQ３
のゲートに供給される電位は“０”レベルとな
り、FETQ３はオフ状態となる。このため、抵抗
Ｒ１を介して電源電位VccからトランジスタＱ７
にベース電流が供給され、トランジスタＱ７はオ
ン状態となり、これによつてプルアツプ用のトラ
ンジスタＱ５もオン状態となる。一方、プルダウ
ン用トランジスタＱ６にはベース電流が供給され
ず、トランジスタＱ６はオフ状態となる。したが
つて、抵抗Ｒ４およびトランジスタＱ５を介して
電源電位Vccから出力端子Ｔ２に電流が流れ、出
力端子Ｔ２の電位すなわち出力電圧は“０”から
“１”レベルに変化する。この“０”から“１”
レベルへの変化は、プルアツプ用のトランジスタ
Ｑ５にトランジスタＱ７をダーリントン接続して
いることにより、プルアツプ用トランジスタＱ５
のみの場合に比べて高速となる。
入力信号が“１”から“０”レベルに遷移する
際には、FETQ１がオンとなり、FETQ２がオフ
となるので、FETQ３のゲートに供給される電位
は“１”レベルとなり、FETQ３はオン状態とな
る。このため、プルダウン用トランジスタＱ６の
ベースには、抵抗Ｒ１およびFETQ３を介して電
源電位Vccからベース電流が供給されると共に、
シヨツトキーダイオードＤ１およびFETQ３を介
してトランジスタＱ５のベースからベース電流が
供給され、さらにダイオードＤ２およびFETQ３
を介して出力端子Ｔ２からもベース電流が供給さ
れる。これにより、トランジスタＱ６はオン状態
となる。この時、プルアツプ用のトランジスタＱ
５にはベース電流が供給されないので、トランジ
スタＱ５はオフ状態である。したがつて、出力端
子Ｔ２の電位は接地電位Vss側に引抜かれ、出力
端子Ｔ２の電位すなわち出力電圧は“１”から
“０”レベルに変化する。この“１”から“０”
レベルへの変化は、前述のようにシヨツトキーダ
イオードＤ１，Ｄ２によつてプルダウン用トラン
ジスタＱ６に供給されるベース電流が増やされて
いることにより、これらのダイオードＤ１，Ｄ２
を介した電流経路がない場合に比べて高速とな
る。
際には、FETQ１がオンとなり、FETQ２がオフ
となるので、FETQ３のゲートに供給される電位
は“１”レベルとなり、FETQ３はオン状態とな
る。このため、プルダウン用トランジスタＱ６の
ベースには、抵抗Ｒ１およびFETQ３を介して電
源電位Vccからベース電流が供給されると共に、
シヨツトキーダイオードＤ１およびFETQ３を介
してトランジスタＱ５のベースからベース電流が
供給され、さらにダイオードＤ２およびFETQ３
を介して出力端子Ｔ２からもベース電流が供給さ
れる。これにより、トランジスタＱ６はオン状態
となる。この時、プルアツプ用のトランジスタＱ
５にはベース電流が供給されないので、トランジ
スタＱ５はオフ状態である。したがつて、出力端
子Ｔ２の電位は接地電位Vss側に引抜かれ、出力
端子Ｔ２の電位すなわち出力電圧は“１”から
“０”レベルに変化する。この“１”から“０”
レベルへの変化は、前述のようにシヨツトキーダ
イオードＤ１，Ｄ２によつてプルダウン用トラン
ジスタＱ６に供給されるベース電流が増やされて
いることにより、これらのダイオードＤ１，Ｄ２
を介した電流経路がない場合に比べて高速とな
る。
抵抗Ｒ２，Ｒ３とシヨツトキー型のNPNトラ
ンジスタＱ４とから成る波形整形用回路部１１
は、ダイオードとして動作するトランジスタＱ４
によりプルダウン用のトランジスタＱ６のコレク
タ電流を一定にし、“１”から“０”レベルへの
立ち下がり波形を整形するために用いられてい
る。
ンジスタＱ４とから成る波形整形用回路部１１
は、ダイオードとして動作するトランジスタＱ４
によりプルダウン用のトランジスタＱ６のコレク
タ電流を一定にし、“１”から“０”レベルへの
立ち下がり波形を整形するために用いられてい
る。
このように、このBi−CMOSバツフア回路に
あつては、プルアツプ用のトランジスタＱ５にト
ランジスタＱ７をダーリントン接続することによ
つて出力信号の“０”から“１”の立上がり遷移
を早め、またダイオードＤ１，Ｄ２によつてプル
ダウン用のトランジスタＱ６へのベース電流供給
経路を増やすことにより出力信号の“１”から
“０”への立ち下がり遷移を早めている。
あつては、プルアツプ用のトランジスタＱ５にト
ランジスタＱ７をダーリントン接続することによ
つて出力信号の“０”から“１”の立上がり遷移
を早め、またダイオードＤ１，Ｄ２によつてプル
ダウン用のトランジスタＱ６へのベース電流供給
経路を増やすことにより出力信号の“１”から
“０”への立ち下がり遷移を早めている。
しかしながら、このような構成のBi−CMOS
バツフア回路にあつては、トランジスタＱ７のベ
ースには、FETQ３のドレイン・基板間の寄生容
量Ｃ１と、トランジスタＱ７のコレクタ・ベース
間、およびベース・エミツタ間の寄生容量Ｃ２，
Ｃ３の他に、出力信号の立ち下がりを早めるため
に設けられたダイオードＤ１，Ｄ２によつて、さ
らにそれらの各カソード・基板間の寄生容量Ｃ
４，Ｃ５が付加されることになる。
バツフア回路にあつては、トランジスタＱ７のベ
ースには、FETQ３のドレイン・基板間の寄生容
量Ｃ１と、トランジスタＱ７のコレクタ・ベース
間、およびベース・エミツタ間の寄生容量Ｃ２，
Ｃ３の他に、出力信号の立ち下がりを早めるため
に設けられたダイオードＤ１，Ｄ２によつて、さ
らにそれらの各カソード・基板間の寄生容量Ｃ
４，Ｃ５が付加されることになる。
このため、FETQ３がオン状態となつた際のト
ランジスタＱ７のベース電位の上昇は、抵抗Ｒ１
と寄生容量Ｃ１〜Ｃ５とによつて定められる時定
数に従つて遅延されることになるので、入力信号
が供給されこの入力信号が所定のレベルに達して
から出力信号が所定レベルに立上がるまでの立上
がり伝播遅延時間TPLHは、ダイオードＤ１，Ｄ２
を設けたことにより大きくなつてしまう。
ランジスタＱ７のベース電位の上昇は、抵抗Ｒ１
と寄生容量Ｃ１〜Ｃ５とによつて定められる時定
数に従つて遅延されることになるので、入力信号
が供給されこの入力信号が所定のレベルに達して
から出力信号が所定レベルに立上がるまでの立上
がり伝播遅延時間TPLHは、ダイオードＤ１，Ｄ２
を設けたことにより大きくなつてしまう。
（発明が解決しようとする問題点）
この発明は上記のような点に鑑みなされたもの
で、従来の論理回路では出力信号の立ち下がり遷
移時間を短くする構成にすると、この影響で入力
信号に対する出力信号の立上がり伝播遅延時間が
長くなつてしまう点を改善し、出力信号の立上が
り伝播遅延時間に影響を与えることなくその立ち
下がり時の遷移を早め、出力特性の良好な論理回
路を提供することを目的とする。
で、従来の論理回路では出力信号の立ち下がり遷
移時間を短くする構成にすると、この影響で入力
信号に対する出力信号の立上がり伝播遅延時間が
長くなつてしまう点を改善し、出力信号の立上が
り伝播遅延時間に影響を与えることなくその立ち
下がり時の遷移を早め、出力特性の良好な論理回
路を提供することを目的とする。
［発明の構成］
（問題点を解決するための手段）
この発明に係わる論理回路にあつては、電源端
子間にそれぞれのコレクタ・エミツタ間の電流通
路が直列接続され、その直列接続点が出力端子に
接続されている第１および第２のNPNバイポー
ラトランジスタと、入力信号に応じて前記第１の
NPNバイポーラトランジスタと前記第２のNPN
バイポーラトランジスタとを選択的にスイツチン
グ駆動制御する第１のMOSFETと、前記出力端
子と前記第２のNPNバイポーラトランジスタの
ベースとの間にコレクタ・エミツタ間の電流通路
が挿入されている第３のNPNバイポーラトラン
ジスタと、一端が前記出力端子に接続され、他端
が前記第３のNPNバイポーラトランジスタのベ
ースに接続され、ゲートが前記第１のMOSFET
のゲートに接続された前記第１のMOSFETと同
一導電型の第２のMOSFETとを具備したもので
ある。
子間にそれぞれのコレクタ・エミツタ間の電流通
路が直列接続され、その直列接続点が出力端子に
接続されている第１および第２のNPNバイポー
ラトランジスタと、入力信号に応じて前記第１の
NPNバイポーラトランジスタと前記第２のNPN
バイポーラトランジスタとを選択的にスイツチン
グ駆動制御する第１のMOSFETと、前記出力端
子と前記第２のNPNバイポーラトランジスタの
ベースとの間にコレクタ・エミツタ間の電流通路
が挿入されている第３のNPNバイポーラトラン
ジスタと、一端が前記出力端子に接続され、他端
が前記第３のNPNバイポーラトランジスタのベ
ースに接続され、ゲートが前記第１のMOSFET
のゲートに接続された前記第１のMOSFETと同
一導電型の第２のMOSFETとを具備したもので
ある。
（作用）
このような構成の論理回路にあつては、出力信
号の立ち下がり時の遷移は、前記第１の
MOSFETを介した電源からの電流の他に、前記
第２のMOSFETによつて導通される前記第３の
NPNバイポーラトランジスタを介した出力端子
からの電流も前記第２のNPNバイポーラトラン
ジスタのベースに供給できることで早めることが
できる。しかも、この出力信号の立ち下がり時の
遷移を早めるために設けられた第２のMOSFET
と第４のバイポーラトランジスタに存在する寄生
容量は前記第１のバイポーラトランジスタへのベ
ース電流供給経路には付加されないため、出力信
号の立ち下がり時の遷移を早めるための手段が入
力信号に対する出力信号の立上がり伝播遅延時間
に影響を与えることはない。
号の立ち下がり時の遷移は、前記第１の
MOSFETを介した電源からの電流の他に、前記
第２のMOSFETによつて導通される前記第３の
NPNバイポーラトランジスタを介した出力端子
からの電流も前記第２のNPNバイポーラトラン
ジスタのベースに供給できることで早めることが
できる。しかも、この出力信号の立ち下がり時の
遷移を早めるために設けられた第２のMOSFET
と第４のバイポーラトランジスタに存在する寄生
容量は前記第１のバイポーラトランジスタへのベ
ース電流供給経路には付加されないため、出力信
号の立ち下がり時の遷移を早めるための手段が入
力信号に対する出力信号の立上がり伝播遅延時間
に影響を与えることはない。
したがつて、出力信号の立上がり伝播遅延時間
に影響を与えることなくその立上がり時の遷移を
早めることが可能となる。
に影響を与えることなくその立上がり時の遷移を
早めることが可能となる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明の一実施例に係わる論理回路
を示す回路図であり、この回路はBi−CMOSバ
ツフア回路を構成している。
を示す回路図であり、この回路はBi−CMOSバ
ツフア回路を構成している。
このBi−CMOSバツフア回路は、電源端子間
にそれぞれのコレクタ・エミツタ間の電流通路が
直列接続されているプルアツプ用のNPNバイポ
ーラトランジスタＱ５とプルダウン用のシヨツト
キー型NPNバイポーラトランジスタＱ６とを入
力信号に応じてＮ型MOSFETQ３により選択的
に導通制御している点は第４図の従来の回路と同
様であるが、前記のような立上がり伝播遅延時間
を増加する要因となつているダイオードＤ１，Ｄ
２を使用せず、その代わりにプルダウン用のトラ
ンジスタＱ６にダーリントン接続したシヨツトキ
ー型のNPNバイポーラトランジスタＱ８と、こ
のトランジスタを制御するＮ型MOSFETQ９と
を設けたものである。
にそれぞれのコレクタ・エミツタ間の電流通路が
直列接続されているプルアツプ用のNPNバイポ
ーラトランジスタＱ５とプルダウン用のシヨツト
キー型NPNバイポーラトランジスタＱ６とを入
力信号に応じてＮ型MOSFETQ３により選択的
に導通制御している点は第４図の従来の回路と同
様であるが、前記のような立上がり伝播遅延時間
を増加する要因となつているダイオードＤ１，Ｄ
２を使用せず、その代わりにプルダウン用のトラ
ンジスタＱ６にダーリントン接続したシヨツトキ
ー型のNPNバイポーラトランジスタＱ８と、こ
のトランジスタを制御するＮ型MOSFETQ９と
を設けたものである。
Ｎ型MOSFETQ３は、第４図の場合と同様に
プルアツプ用のNPNバイポーラトランジスタＱ
５にダーリントン接続されたNPNバイポーラト
ランジスタＱ７と、プルダウン用のNPNバイポ
ーラトランジスタＱ６の導通状態とを選択的に制
御するためのものであるが、このFETQ３ゲート
にはＮ型MOSFETQ９のゲートが共通接続され
ている。このＮ型MOSFETQ９のドレインは出
力端子Ｔ２に接続され、またそのソースはNPN
バイポーラトランジスタＱ８のベースに接続され
ている。
プルアツプ用のNPNバイポーラトランジスタＱ
５にダーリントン接続されたNPNバイポーラト
ランジスタＱ７と、プルダウン用のNPNバイポ
ーラトランジスタＱ６の導通状態とを選択的に制
御するためのものであるが、このFETQ３ゲート
にはＮ型MOSFETQ９のゲートが共通接続され
ている。このＮ型MOSFETQ９のドレインは出
力端子Ｔ２に接続され、またそのソースはNPN
バイポーラトランジスタＱ８のベースに接続され
ている。
このトランジスタＱ８は、前述のようにトラン
ジスタＱ６にダーリントン接続、すなわちトラン
ジスタＱ８のコレクタが出力端子Ｔ２に接続さ
れ、そのエミツタがトランジスタＱ６のベースに
接続されている。また、トランジスタＱ８のベー
ス・エミツタ間には、このトランジスタＱ８のベ
ース電流引抜き用として作用する抵抗Ｒ６が接続
されている。
ジスタＱ６にダーリントン接続、すなわちトラン
ジスタＱ８のコレクタが出力端子Ｔ２に接続さ
れ、そのエミツタがトランジスタＱ６のベースに
接続されている。また、トランジスタＱ８のベー
ス・エミツタ間には、このトランジスタＱ８のベ
ース電流引抜き用として作用する抵抗Ｒ６が接続
されている。
次に、このような構成のBi−CMOSバツフア
回路の動作を説明する。
回路の動作を説明する。
入力端子Ｔ１に供給される入力信号が“０”か
ら“１”レベルに遷移する際には、FETQ１がオ
フとなり、FETQ２がオンとなるので、FETQ３
のゲートに供給される電位は“０”レベルとな
り、FETQ３およびFETQ９は共にオフ状態とな
る。このため、トランジスタＱ７には抵抗Ｒ１を
介して電源電位Vccからベース電流が供給され
て、トランジスタＱ７はオン状態となり、これに
よつてプルアツプ用のトランジスタＱ５もオン状
態となる。一方、プルダウン用トランジスタＱ６
にはベース電流が供給されないので、トランジス
タＱ６はオフ状態となる。したがつて、抵抗Ｒ４
およびトランジスタＱ５を介して電源電位Vccか
ら出力端子Ｔ２に電流が流れ、出力端子Ｔ２の電
位すなわち出力電圧は“０”から“１”レベルに
遷移する。この“０”から“１”レベルへの遷移
は、プルアツプ用のトランジスタＱ５にトランジ
スタＱ７をダーリントン接続していることによ
り、プルアツプ用トランジスタＱ５のみの場合に
比べて高速となる。
ら“１”レベルに遷移する際には、FETQ１がオ
フとなり、FETQ２がオンとなるので、FETQ３
のゲートに供給される電位は“０”レベルとな
り、FETQ３およびFETQ９は共にオフ状態とな
る。このため、トランジスタＱ７には抵抗Ｒ１を
介して電源電位Vccからベース電流が供給され
て、トランジスタＱ７はオン状態となり、これに
よつてプルアツプ用のトランジスタＱ５もオン状
態となる。一方、プルダウン用トランジスタＱ６
にはベース電流が供給されないので、トランジス
タＱ６はオフ状態となる。したがつて、抵抗Ｒ４
およびトランジスタＱ５を介して電源電位Vccか
ら出力端子Ｔ２に電流が流れ、出力端子Ｔ２の電
位すなわち出力電圧は“０”から“１”レベルに
遷移する。この“０”から“１”レベルへの遷移
は、プルアツプ用のトランジスタＱ５にトランジ
スタＱ７をダーリントン接続していることによ
り、プルアツプ用トランジスタＱ５のみの場合に
比べて高速となる。
入力信号が“１”から“０”レベルに遷移する
際には、FETQ１がオンとなり、FETQ２がオフ
となるので、FETQ３のゲートに供給される電位
は“１”レベルとなり、FETQ３はオン状態とな
る。このため、プルダウン用トランジスタＱ６の
ベースには、抵抗Ｒ１およびFETQ３を介して電
源電位Vccから電流が供給される。また、FETQ
９もオン状態となるので、これによつてトランジ
スタＱ８にベース電流が供給され、トランジスタ
Ｑ８はオン状態となる。この結果、プルダウン用
のトランジスタＱ６には、トランジスタＱ８を介
して出力端子Ｔ２からもベース電流が供給され、
トランジスタＱ６はオン状態となる。
際には、FETQ１がオンとなり、FETQ２がオフ
となるので、FETQ３のゲートに供給される電位
は“１”レベルとなり、FETQ３はオン状態とな
る。このため、プルダウン用トランジスタＱ６の
ベースには、抵抗Ｒ１およびFETQ３を介して電
源電位Vccから電流が供給される。また、FETQ
９もオン状態となるので、これによつてトランジ
スタＱ８にベース電流が供給され、トランジスタ
Ｑ８はオン状態となる。この結果、プルダウン用
のトランジスタＱ６には、トランジスタＱ８を介
して出力端子Ｔ２からもベース電流が供給され、
トランジスタＱ６はオン状態となる。
この時、プルアツプ用のトランジスタＱ５には
ベース電流が供給されないので、トランジスタＱ
５はオフ状態である。したがつて、出力端子Ｔ２
の電位は接地電位Vss側に引抜かれ、出力端子Ｔ
２の電位すなわち出力電圧は“１”から“０”レ
ベルに遷移する。この“１”から“０”レベルへ
の遷移は、トランジスタＱ６に流れ込むベース電
流がバイポーラトランジスタＱ８のコレクタ電流
分だけ増加することにより、このトランジスタＱ
８を介した電流経路がない場合に比べて高速とな
る。
ベース電流が供給されないので、トランジスタＱ
５はオフ状態である。したがつて、出力端子Ｔ２
の電位は接地電位Vss側に引抜かれ、出力端子Ｔ
２の電位すなわち出力電圧は“１”から“０”レ
ベルに遷移する。この“１”から“０”レベルへ
の遷移は、トランジスタＱ６に流れ込むベース電
流がバイポーラトランジスタＱ８のコレクタ電流
分だけ増加することにより、このトランジスタＱ
８を介した電流経路がない場合に比べて高速とな
る。
抵抗Ｒ２，Ｒ３とトランジスタＱ４とから成る
波形整形用回路部１１は、ダイオードとして動作
するトランジスタＱ４によりプルダウン用のトラ
ンジスタＱ６のコレクタ電流を一定にして、“１”
から“０”レベルへの立ち下がり波形を整形する
ために用いられている。
波形整形用回路部１１は、ダイオードとして動作
するトランジスタＱ４によりプルダウン用のトラ
ンジスタＱ６のコレクタ電流を一定にして、“１”
から“０”レベルへの立ち下がり波形を整形する
ために用いられている。
このように、このBi−CMOSバツフア回路に
あつては、プルアツプ用のトランジスタＱ５にト
ランジスタＱ７をダーリントン接続することによ
つて出力信号の立上がり遷移を早め、またFETQ
３を介して供給されるベース電流の他に、FETQ
９によつて導通されるバイポーラトランジスタＱ
８からもバイポーラトランジスタＱ６にベース電
流を供給することによりその立ち下がり遷移を早
めている。しかも、この出力信号の立ち下がり遷
移を早めるために設けられたFETQ９とバイポー
ラトランジスタＱ８に存在する寄生容量はバイポ
ーラトランジスタＱ７へのベース電流供給経路に
付加されないため、FETQ９、トランジスタＱ８
が入力信号に対する出力信号の立上がり伝播遅延
時間に影響を与えることはない。
あつては、プルアツプ用のトランジスタＱ５にト
ランジスタＱ７をダーリントン接続することによ
つて出力信号の立上がり遷移を早め、またFETQ
３を介して供給されるベース電流の他に、FETQ
９によつて導通されるバイポーラトランジスタＱ
８からもバイポーラトランジスタＱ６にベース電
流を供給することによりその立ち下がり遷移を早
めている。しかも、この出力信号の立ち下がり遷
移を早めるために設けられたFETQ９とバイポー
ラトランジスタＱ８に存在する寄生容量はバイポ
ーラトランジスタＱ７へのベース電流供給経路に
付加されないため、FETQ９、トランジスタＱ８
が入力信号に対する出力信号の立上がり伝播遅延
時間に影響を与えることはない。
第２図は第１図に示したBi−CMOSバツフア
回路の出力特性のシミユレーシヨン結果を示すも
のである。この図において、ａとして示されてい
る波形は入力端子Ｔ１に供給されるCMOSレベ
ルの入力信号、ｂとして示されている波形は出力
端子Ｔ２から出力されるTTLレベルの出力信号、
またb′として示されている波形は第４図に示した
従来の回路における出力信号を示すものである。
回路の出力特性のシミユレーシヨン結果を示すも
のである。この図において、ａとして示されてい
る波形は入力端子Ｔ１に供給されるCMOSレベ
ルの入力信号、ｂとして示されている波形は出力
端子Ｔ２から出力されるTTLレベルの出力信号、
またb′として示されている波形は第４図に示した
従来の回路における出力信号を示すものである。
このように、この発明によるBi−CMOSバツ
フア回路では、入力信号が供給されてから出力信
号が所定レベルに立上がるまでの立上がり伝播遅
延時間tPLHを、従来に比し約0.4［ns］程度改善す
ることができる。また、入力信号が供給されてか
ら出力信号が所定レベルに立下がるまでの立ち下
がり伝播遅延時間tPHLは、従来の回路と同様であ
る。
フア回路では、入力信号が供給されてから出力信
号が所定レベルに立上がるまでの立上がり伝播遅
延時間tPLHを、従来に比し約0.4［ns］程度改善す
ることができる。また、入力信号が供給されてか
ら出力信号が所定レベルに立下がるまでの立ち下
がり伝播遅延時間tPHLは、従来の回路と同様であ
る。
また、この図から分るように、この発明の出力
信号の立ち下がりではリンギングが発生している
が、これは、例えばトランジスタＱ８のコレクタ
と出力端子Ｔ２との間にダイオードを順方向接続
することによつて容易に解決することができる。
信号の立ち下がりではリンギングが発生している
が、これは、例えばトランジスタＱ８のコレクタ
と出力端子Ｔ２との間にダイオードを順方向接続
することによつて容易に解決することができる。
第３図はこの発明の他の実施例に係わるBi−
CMOS2入力アンドゲートを示すものである。
CMOS2入力アンドゲートを示すものである。
この回路において、入力端子Ｔ１１，Ｔ１２に
それぞれ“１”レベルの入力信号が供給される
と、Ｐ型MOSFETQ１とＮ型MOSFETQ２より
成るインバータ、およびＰ型MOSFETQ１′とＮ
型MOSFETQ２′より成るインバータの出力が共
に“０”レベルとなるので、FETQ３，Ｑ３′が
共にオフし、シヨツトキー型のNPNバイポーラ
トランジスタＱ７にベース電流が供給される。こ
れによりNPNバイポーラトランジスタＱ５がオ
ン状態となり、出力端子Ｔ２の電位は“１”レベ
ルとなる。
それぞれ“１”レベルの入力信号が供給される
と、Ｐ型MOSFETQ１とＮ型MOSFETQ２より
成るインバータ、およびＰ型MOSFETQ１′とＮ
型MOSFETQ２′より成るインバータの出力が共
に“０”レベルとなるので、FETQ３，Ｑ３′が
共にオフし、シヨツトキー型のNPNバイポーラ
トランジスタＱ７にベース電流が供給される。こ
れによりNPNバイポーラトランジスタＱ５がオ
ン状態となり、出力端子Ｔ２の電位は“１”レベ
ルとなる。
入力端子Ｔ１１，Ｔ１２の少なくとも一方に
“０”レベルの入力信号が供給される場合には、
FETQ３，Ｑ３′の内のいずれか一方または両方
がオン状態となる。また同様にFETQ９，Ｑ９′
のいずれか一方または両方がオン状態となり、シ
ヨツトキー型のNPNバイポーラトランジスタＱ
８にベース電流が供給される。この結果、シヨツ
トキー型のNPNバイポーラトランジスタＱ６が
オン状態となり、出力端子Ｔ２の電位は“０”レ
ベルとなる。
“０”レベルの入力信号が供給される場合には、
FETQ３，Ｑ３′の内のいずれか一方または両方
がオン状態となる。また同様にFETQ９，Ｑ９′
のいずれか一方または両方がオン状態となり、シ
ヨツトキー型のNPNバイポーラトランジスタＱ
８にベース電流が供給される。この結果、シヨツ
トキー型のNPNバイポーラトランジスタＱ６が
オン状態となり、出力端子Ｔ２の電位は“０”レ
ベルとなる。
したがつて、この回路はアンド回路として動作
する。この場合にも、前述のBi−CMOSバツフ
ア回路と同様、入力信号に対する出力信号の立上
がり時の伝播遅延時間tPLHを改善することができ
る。
する。この場合にも、前述のBi−CMOSバツフ
ア回路と同様、入力信号に対する出力信号の立上
がり時の伝播遅延時間tPLHを改善することができ
る。
尚、ここではバツフア回路と２入力アンドゲー
トを構成する実施例だけを説明したが、同様にし
て例えばオアゲート等の他の論理回路を構成する
ことも可能である。
トを構成する実施例だけを説明したが、同様にし
て例えばオアゲート等の他の論理回路を構成する
ことも可能である。
［発明の効果］
以上のようにこの発明によれば、出力信号の立
ち下がり遷移時間を早め、しかも入力信号に対す
る出力信号の立上がり伝播遅延時間を短くするこ
とができ、出力特性の良好な論理回路が得られる
ようになる。
ち下がり遷移時間を早め、しかも入力信号に対す
る出力信号の立上がり伝播遅延時間を短くするこ
とができ、出力特性の良好な論理回路が得られる
ようになる。
第１図はこの発明の一実施例に係わる論理回路
を説明する回路図、第２図は第１図に示した論理
回路の出力特性を説明する図、第３図はこの発明
の他の実施例を説明する回路図、第４図は従来の
論理回路を説明する回路図である。 Ｑ１……Ｐ型MOSFET、Ｑ２，Ｑ３，Ｑ９…
…Ｎ型MOSFET、Ｑ４，Ｑ６，Ｑ７，Ｑ８……
シヨツトキー型NPNバイポーラトランジスタ、
Ｑ５……NPNバイポーラトランジスタ、Ｒ１〜
Ｒ６……抵抗。
を説明する回路図、第２図は第１図に示した論理
回路の出力特性を説明する図、第３図はこの発明
の他の実施例を説明する回路図、第４図は従来の
論理回路を説明する回路図である。 Ｑ１……Ｐ型MOSFET、Ｑ２，Ｑ３，Ｑ９…
…Ｎ型MOSFET、Ｑ４，Ｑ６，Ｑ７，Ｑ８……
シヨツトキー型NPNバイポーラトランジスタ、
Ｑ５……NPNバイポーラトランジスタ、Ｒ１〜
Ｒ６……抵抗。
Claims (1)
- 【特許請求の範囲】 １ 第１の電源電位供給端子と出力端子間にコレ
クタ・エミツタ間の電流通路が挿入された第１の
NPNバイポーラトランジスタと、 前記第１のNPNバイポーラトランジスタのベ
ース・エミツタ間に挿入された抵抗と、 前記出力端子と第２の電源電位供給端子間にコ
レクタ・エミツタ間の電流通路が挿入された第２
のNPNバイポーラトランジスタと、 一端が前記第１のNPNバイポーラトランジス
タのベースに結合され、他端が前記第２のNPN
バイポーラトランジスタのベースに結合され、前
記第１および第２のNPNバイポーラトランジス
タが選択的にスイツチング制御されるように入力
信号に応じてオン・オフ制御される第１の
MOSFETと、 前記出力端子と前記第２のNPNバイポーラト
ランジスタのベースとの間にコレクタ・エミツタ
間の電流通路が挿入されている第３のNPNバイ
ポーラトランジスタと、 一端が前記出力端子に接続され、他端が前記第
３のNPNバイポーラトランジスタのベースに接
続され、ゲートが前記第１のMOSFETのゲート
に接続された前記第１のMOSFETと同一導電型
の第２のMOSFETを具備することを特徴とする
論理回路。 ２ 前記第２および第３のNPNバイポーラトラ
ンジスタはシヨツトキー型のNPNバイポーラト
ランジスタである特許請求の範囲第１項記載の論
理回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025725A JPS63193720A (ja) | 1987-02-06 | 1987-02-06 | 論理回路 |
| US07/151,231 US4845386A (en) | 1987-02-06 | 1988-02-01 | Bi-MOS logic circuit having a totem pole type output buffer section |
| KR1019880001098A KR900008051B1 (ko) | 1987-02-06 | 1988-02-06 | 논리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62025725A JPS63193720A (ja) | 1987-02-06 | 1987-02-06 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63193720A JPS63193720A (ja) | 1988-08-11 |
| JPH0535928B2 true JPH0535928B2 (ja) | 1993-05-27 |
Family
ID=12173776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62025725A Granted JPS63193720A (ja) | 1987-02-06 | 1987-02-06 | 論理回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4845386A (ja) |
| JP (1) | JPS63193720A (ja) |
| KR (1) | KR900008051B1 (ja) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01129451A (ja) * | 1987-11-16 | 1989-05-22 | Fujitsu Ltd | 半導体装置 |
| JPH01296815A (ja) * | 1988-05-25 | 1989-11-30 | Canon Inc | 半導体集積回路 |
| DE3824694A1 (de) * | 1988-07-20 | 1990-02-01 | Fraunhofer Ges Forschung | Halbleiterschaltung fuer schnelle schaltvorgaenge |
| JPH02119428A (ja) * | 1988-10-28 | 1990-05-07 | Nec Corp | ＢｉＣＭＯＳ論理集積回路 |
| JPH0795681B2 (ja) * | 1989-06-13 | 1995-10-11 | 三菱電機株式会社 | ＢｉＭＯＳ論理回路 |
| JPH03121618A (ja) * | 1989-10-04 | 1991-05-23 | Toshiba Corp | 出力回路 |
| JP2820980B2 (ja) * | 1989-11-02 | 1998-11-05 | 富士通株式会社 | 論理回路 |
| KR920010212B1 (ko) * | 1989-12-29 | 1992-11-21 | 삼성전자 주식회사 | 바이씨모스 ttl레벨 출력구동회로 |
| US5045734A (en) * | 1990-06-08 | 1991-09-03 | Sundstrand Corporation | High power switch |
| US5134323A (en) * | 1990-08-03 | 1992-07-28 | Congdon James E | Three terminal noninverting transistor switch |
| US5111076A (en) * | 1990-09-05 | 1992-05-05 | Min Ming Tarng | Digital superbuffer |
| US5128562A (en) * | 1990-12-19 | 1992-07-07 | North American Philips Corporation, Signetics Division | Memory element with high metastability-immunity |
| US5122681A (en) * | 1991-03-15 | 1992-06-16 | National Semiconductor Corporation | Synchronous BiCMOS logic gate |
| US5191240A (en) * | 1991-06-05 | 1993-03-02 | International Business Machines Corporation | Bicmos driver circuits with improved low output level |
| US5218243A (en) * | 1991-11-20 | 1993-06-08 | National Semiconductor Corporation | Bicmos ttl output buffer circuit with reduced power dissipation |
| US5233237A (en) * | 1991-12-06 | 1993-08-03 | National Semiconductor Corporation | Bicmos output buffer noise reduction circuit |
| US5287021A (en) * | 1992-05-06 | 1994-02-15 | Motorola, Inc. | Low noise BICMOS circuit |
| US5426377A (en) * | 1993-03-17 | 1995-06-20 | Nec Corporation | BiMIS circuit |
| US5489861A (en) * | 1993-12-20 | 1996-02-06 | National Semiconductor Corporation | High power, edge controlled output buffer |
| JP2647014B2 (ja) * | 1994-09-08 | 1997-08-27 | 日本電気株式会社 | ＢｉＣＭＯＳ論理回路 |
| US5777496A (en) * | 1996-03-27 | 1998-07-07 | Aeg Schneider Automation, Inc. | Circuit for preventing more than one transistor from conducting |
| US6005438A (en) * | 1997-12-10 | 1999-12-21 | National Semiconductor Corporation | Output high voltage clamped circuit for low voltage differential swing applications in the case of overload |
| DE19919140B4 (de) | 1998-04-29 | 2011-03-31 | National Semiconductor Corp.(N.D.Ges.D.Staates Delaware), Santa Clara | Niederspannungs-Differenzsignaltreiber mit Vorverstärkerschaltung |
| US6111431A (en) * | 1998-05-14 | 2000-08-29 | National Semiconductor Corporation | LVDS driver for backplane applications |
| US7342420B2 (en) * | 2004-09-24 | 2008-03-11 | Integrated Device Technology, Inc. | Low power output driver |
| US7439805B1 (en) | 2006-06-08 | 2008-10-21 | Rf Micro Devices, Inc. | Enhancement-depletion Darlington device |
| JP4945229B2 (ja) * | 2006-12-06 | 2012-06-06 | パナソニック株式会社 | 電子装置 |
| US7619482B1 (en) | 2007-03-13 | 2009-11-17 | Rf Micro Devices, Inc. | Compact low voltage low noise amplifier |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3879619A (en) * | 1973-06-26 | 1975-04-22 | Ibm | Mosbip switching circuit |
| JPH0693626B2 (ja) * | 1983-07-25 | 1994-11-16 | 株式会社日立製作所 | 半導体集積回路装置 |
| JPS60177723A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 出力回路 |
| US4678940A (en) * | 1986-01-08 | 1987-07-07 | Advanced Micro Devices, Inc. | TTL compatible merged bipolar/CMOS output buffer circuits |
| US4649294A (en) * | 1986-01-13 | 1987-03-10 | Motorola, Inc. | BIMOS logic gate |
| US4697103A (en) * | 1986-03-10 | 1987-09-29 | Quadic Systems, Inc. | Low power high current sinking TTL circuit |
| JPS62221219A (ja) * | 1986-03-22 | 1987-09-29 | Toshiba Corp | 論理回路 |
-
1987
- 1987-02-06 JP JP62025725A patent/JPS63193720A/ja active Granted
-
1988
- 1988-02-01 US US07/151,231 patent/US4845386A/en not_active Expired - Lifetime
- 1988-02-06 KR KR1019880001098A patent/KR900008051B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63193720A (ja) | 1988-08-11 |
| KR880010575A (ko) | 1988-10-10 |
| KR900008051B1 (ko) | 1990-10-31 |
| US4845386A (en) | 1989-07-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |