JPS5851365A - 共通メモリ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は共通メモリ制御方式、特に複数の中央制御ｉｉ
＋ｔからアクセスされる二重化構成された共通メモリ装
置と、該共通メモリ装置との間に記憶データを転送する
補助メモリ装置とを有するデータ処理システムにおける
共通メモリ制−万式に関Ｏ 第１図は本発明の対象となるデータ処理／ステムの制御
系の構成例を示す図である。第１図において、複数の中
央制＃装置ｉ−４乃至１−１１が共用するデータ類は、
信ｌｌＩ性維持のため二重化構成された共通メモリ装置
３−１および３−２に同一内容で格納され、共通メモリ
制御装置２−１および２−２の何れかを介して続出しあ
るいは書込まれる。これら共通メモリ装置３−１および
３−２には更−こ記憶データを保護するために共通メモ
リ装置と同一記憶容量を有する補助メモ’Ｊｉｉｉ１４
−１および４−２が設けられており、共通メモリ装置３
−１または３−２から周期的に記憶データの転送を受け
、共通メモリ装置３−１または３−２の記憶データが破
壊された場合に、補助メモリ４−１または４−２が保管
する記憶データを逆に転送して罹障した共通メモリ装置
３−１または３−２の記憶データを復元する。これら共
通メモリ装置３−１．３−２．補助メモリ装置４−１．
４−２および共通メモリ制御装置２−１．２−２の接続
状態は、第２図＋ａｌｌに例示されるコピーモードと、
第２図Ｔｂ）に例示されるセパレートモードの二種類に
区分される。コピーモードにおいては、共通メモリ装置
３−１゜３−２および補助メ（、ＩＪ装置４−１．４−
２は総べて現用系共通メモリ制御装置（＠２図（ａ）に
おいては２−１）に結合され、図示されぬ中央制＃装置
１−１乃至ｌ−ｎからの書込データは、共通メモリ制御
装置２−ｔを介して両共通メモリ装置３−１および３−
２の同一アドレスに格納され、また読出データは、共通
メモリ装置３−１のみの所定アドレスから抽出され、共
通メモリ制御装置２−１を介して中央制御装置１−１乃
至１−Ｈに伝達暮れる。コピーモードにおける補助メモ
リ装置４−１および４−２は、中央制御装ａｌ−１乃至
トＩの何れかから共通メモリ制御装置２−１を介して伝
達される転送指令に基づき、共通メモリ装置３−１との
間で記憶データの転送を実施Ｔる。−万セバレートモー
ドにおいては、共通メモリ装置３−１および補助メモリ
装置１４−１は現用系共通メモリ制御装置２−１に結合
され、また共通メモリ装置３−２および補助メモリ装置
１４−２は予備系共通メモリ制御装［２−２に結合され
、共通メモリ装置３−１および３−２に対する書込みお
よび胱出しは、結合される共通メモリ制御装置２−１ま
たは２−２８介してそれぞれ独立に実施される。セパレ
ートモードにおける補助メモリ装置４−１および４−２
は、結合される共通メモリ装置３−１または３−２との
間で記憶データの転送を実施する。か＼る接続状態は、
中央制御！ｊａｌｌ−１乃至１−ｎの何れかから共通メ
モリ制御装置２−１および２−２に伝達されるモード指
定指令および現用指定指令により決定される。更に補助
メモリ装置４−１および４−２が共通メモリ装置３−１
または３−２との間で実施する記憶データの転送は、各
補助メモリ装置４−１および４−２が内蔵する転送制御
部により前記転送指令に基づき記憶容量を所定数に区分
するブロック単位に笑行される。

第３図は従来ある転送制御部の構成の一例を示す図であ
り、第４図は従来ある転送指令の構成の一例を示す図で
ある。第３図において、補助メモリ装ｆｉ４−１の転送
制御ｌ’１１４０に在る選択回路４０１は、中央制御装
置１−１乃至１−ｎの発するモード指定指令および現用
指だ指令により接続すべき共通メモリ制御装置２−１お
よび２−２の何れかを選択する。即ちセパレートモード
が指定ξれた場合には共通メモリ制御装置２−１を選択
し、コピーモードが指定された場合には、現用指定を受
けた共通メモリ制御装置２−１または２−２を選択する
。今、共通メモリ制御装置２−１を選択した状態で、該
共通メモリ制御装置２−１が中央制御装置１−１乃至１
−ｎの何れかから纂４図に示される１６ビツトから成る
転送指令ＣＭを受領すると、鋏共通メモリ制御装置２−
１は該転送指令ＣＭのピッ）１２乃至１５が転送動作を
示す符号０１１Ｇであることを識別し、またビット１１
の補助・メモリ指定ビットＥの論理値により共通メモリ
装置３−１と転送を実施する補助メモリ装置（論理値Ｏ
ならば４−１１論理値ｌならば４−２）を識別し、ピッ
）１０の転送方向指定ビットＦ（論理値０ならば共通メ
モリ装置３−１から送信、論理値ｌならば共通メモリ装
置３−１が受信）、ビット４乃至７のブロック先頭アド
レスおよびビット０乃至３の転送ブロック数ＢＣＪＥ−
指定された補助メモリ装置ｌ（本例では４−１が指定さ
れたとする）の転送制御部４０に伝達し、起動信号Ｓを
入力する。補助メモリ装置４−１の転送制御ｓ４０にお
いては、入力備考８によりフリップフロラ１４０２、続
いて４０４がセットされ、ゲート４０５を介してゲー）
４０７および４０８を導通状態とすると共に、ゲート４
０６から初期設定信号―を送出し、フリップフロップ４
１０をリセット状態とし、共通メモリ装置２−１から伝
達されるブロック先頭アドレスＢＡおよび転送ブロック
数ＢＣをアドレスカウンタ４１１およびワードカウンタ
４１２の上位４桁にそれぞれ設定する＠一方フリ、ブフ
ロップ°４０３は共通メモリ装置２−１から伝達される
転送方向指定ビットＦの論理値６Ｃ対応してセットされ
る。本例では共通メモリ装置３−１から補助メモリ装置
４−１に転送が行われるため転送方向指定ピッ）Ｆが論
理値０とし、フリップフロップ４０３も論理値Ｏを排他
論理和ゲー）４１３に転達する。該排他論理和ゲー）４
１３にはフリ、ブフロップ４１０からも論理値Ｏが伝達
されるので論理値０が出力され、フリップフロップ°４
１４をセットする。該フリップフロップ４１４の出力Ｔ
る論理値ｌは選択回路４１６が選択Ｔる共通メリ装置３
−１に起動信号８Ｔとして伝達され、同時に選択−ｉｉ
！４１７に共通メモリ装置３−１を選択させる＠その結
果アドレスカウンタ４１１から選択回路４１７を経由し
て転送対象記憶データの先願アドレス人が伝達される。

起動信号８Ｔを受領した共通メモリ装ｆｉ１３−１は同
時に受領した前記アドレスＡに格納されている記憶デー
タを続出し、続出データＲＤとして応答信号Ａ８と共に
転送制御部４０に伝達する。転送制御装置４ｏは、選択
回路４１６および導通状態にあるゲート４１９を経由し
て受領する応答信号に８によりフリップフロップ４２０
をセットし、該フリップフロップ４２（１）出力する論
理値ｌによりフリップフロップ４１４をリセットすると
共に、導通状態にある’７’　−ト４０９を経由してフ
リップフロップ４１Ｇをセットし、また選択−ｗ！４１
７を経由して受領する続出データ）ＬＤをデータバッフ
ァレジスタ４１８に設定Ｔる＠セット状態となりたフリ
ップフロップ゛４１０は出力を論理値ｌに変化させるの
で、排他論理和ゲート４１３の出力も論理値ｌに変化し
、ゲート４０８を介してフリップフロップ４１５をセッ
トする。該フリップフロップ４１ｓの出力ｆる論理値ｌ
は補助メモリ装置４−１のメモリ部４１に起動信号８Ｔ
として伝達され、同時に選択回路４１７および４２３に
メモリ１１４１を選択させる。

その結果、共通メモリ装置３−１からバッファレジスタ
４１８に設定済みの続出データｆＬＤが書込データＷＤ
として、アドレスカウンタ４１１からアドレスＡが、ま
たフリップ７０ツブ４１０の出力する論理値ｌが書込み
信号として、メモリ部４１に伝達される。メモ１Ｊｌ１
４１は受領した書込データＷＤをアドレスＡに格納した
後応答信号Ａｓを転送制御［１４０＃ζ伝達する。転送
制御＠４０は導通状態にあるゲート４２４を経由して受
領する応答信号Ａ８によりフリップフロップ４２５をセ
ットし、皺フリップフロップ４２５の出力する論理値１
によりフリップフロップ４１０および４１５をリセット
する。該フリップフロップ４１０の出力が論理値ｌに変
化するに伴い、アドレスカウンタ４１］の設定値には数
字１が加算され、またワードカウンタ４１２の設定値か
らは数字ｌが減算される。以上により共通メモリ装置３
−１の先頭アドレスｋに格納されている記憶データが補
助メモリ装置４−１の同一アドレス人に転送し終る。

７リツプフロツプ４１０がリセットされると、転送制御
部４０は前述と同様の過程で、共通メモリ１１ｔ３−１
の一歩通したアドレス人に格納されている記憶データの
、補助メモリ装置４−１への転送を開始する。以下同様
にして順次歩進するアドレスカウンタ４１１の出力する
アドレスＡに従って、共通メモリ装置３−１の記憶デー
タを順次補助メモリ装置４−１に転送し、転送指令ＣＭ
により指定された転送ブロック数ＢＣの記憶データが総
べて転送し終ると、ワードカウンタ４１２の設定値が０
となり、転送終了信号ｄが出力される。

該転送終了信号ｄはフリップ゛フロｙ７’４０２および
４０３をリセットし、転送制＃Ｗ４０の転送指令ＣＭに
基づく転送動作を終了させる。次に共通メモリ制御１２
−１が中央制御装置１−１乃至１−ｎの何れかから転送
方向指定ピッ）Ｆが論理値ｌの転送指令ＣＭを受領した
場合には、転送制御部４０の７リツプフロツプ４０３は
論理値１を排他論理和ゲート４１３に伝達Ｔるため、最
初にフリップフロップ４１５がセットされ、補助メモリ
装置４−１のメモリ部４１のアドレスＡから記憶データ
が続出され、データバッファレジスタ４１８に設定され
た後、次に７リツプフロツプ４１４がセットされ、共通
メモリ装置３−１のアドレス八に格納されるのみで、そ
の他の動作過程は前述と変らない。Ｊｌ！ｊこコピーモ
ードが指定され、且つ共通メモリ制御装置２−２が現用
指定された場合には、選択回路４０１は共通メモリ制御
＠２−２を選択し、４１６，４１７および４２３が共通
メモリ優麗３−１の代りに３−２を選択することにより
、補助メモリ！ｉ！４−１の転送制御ｓ４０は、転送指
令ＣＭを受領する共通メモリ制御部２−２の指示に基づ
き、共通メモリ装置１３−２と補助−メモリ装置４−１
のメモ１Ｊｉｌ１４１との間の記憶データの転送を実行
する。

以上の説明から明らかな如く、従来ある共通メモリ制御
方式においては、補助メモリ装置４−１の転送制御部４
０は、共通メモリ装置３−１および３−２の何れかと、
補助メモリ装置４−１のメモリ部４１との間の記憶デー
タの転送を実行する。

従って、例えば共通メモリ装置３−２が障害修理のため
セパレートモード運用とし、共通メモリ制御装置２−１
、共通メモリ装置３−１および補助メモリ制置４−１が
現用として使用され、共通メモリ制御装置２−２、共通
メモリ装置３−２および補助メモリ装置４−２が修理に
使用されて修理が完了した場合に、再びコピーモード運
用に戻すためには、共通メモリ装置３−２に共通メモリ
装置３−１と同一の記憶データを格納する必要がある。

然し従来ある補助メモリ装置４−１の転送制御部４０は
共通メモリ装置３−１および３−２相互間の転送は実行
出来ないので、共通メモリ制御装置２−２を現用とする
コピーモードを設定して、補助メモリ＠ｆ１４−ｔの記
憶データを共通メモリ装置３−２に転送するか、あるい
は一旦共通メモリ制御装置２−１を現用とするコピーモ
ードを設定して、共通メモリ装置３−１の記憶データを
補助メモリ装置４−２に転送した後、再びセパレートモ
ードを設定して補助メモリ１ｌｉ１１１１ｅ４−２の記
憶データを共通メモリ装置３−２に再転送する以外に無
い。然し前者の場合には、修復直後の共通メモリ装＠３
−２によりデータ処理システムの運用は不可能であり、
また後者の場合には、再度セパレートモードとして補助
メモリ装置４−２から共通メモ１Ｊｆｃ、１３−１へ転
送中に、共通メモリ装置３−１８現用として使用すると
再び両共通メモリ装置３−１と３−２との記憶データが
相異すること−なり、やはり転送中はデータ処理システ
ムの稼動を中止する必要が生じ、幽該データ処理システ
ムの稼動率を低下させる結果となる。

本発明の目的は前述の如き従来ある共通メモリ制御方式
の欠点を除去し、当蚊デーダ処理システムの稼動を損な
うことなく、二重化構成された共通メモリ装置相互間に
記憶データを転送可能とする共通メモリ制御方式の実現
にある。

この目的は、複数の中央制御装置からアクセスされる二
重化構成された共通メモリ装置と、該共通メモリ装置の
補助メモリ装置とを有するデータ処理システムにおいて
、前記補助メモリ装置が前記中央制御装置から受領する
制御信号に基づき前記共通メモリ装置相互間の記憶デー
タ転送制御を行うことにより達成される。

以下、本発明の一実施例を第５図および第６図によりａ
明する。第５図は本発明の一実施例による転送制御部の
構成を示す図であり、第６図は本発明の一実施例による
＠送指令の構成を示Ｔ図である。なお、全図を通じて、
同一符号は同一対象を示す。纂６図の第４図と異なる点
は、共通メモリｉａが補助メモリ装置と共通メモリ製電
との何れと記憶データを転送するかを定める転送対象指
定ビットＧがビット９に設けられていることｌこ在り、
また第５図の第３図と異なる点は、転送方向指定ビｙ）
Ｆおよび転送対象指定ピッ）Ｇの組合せから共通メモリ
装置３−１，３−２および補助メモリ装置４−１の何れ
に起動信号８Ｔを伝達するかを選定するデコーダ４２７
を設けることにある。第３図におけると同様、＃Ｉ５図
においても選択回路４０１が共通メモリ制御装置２−１
を選択しており、該共通メモリ制御装置２−１が中央制
御装置１−Ｔｌ乃至１−ｎの何れかから、共通メモリ［
！！１３−ｉから３−２に対し記憶データを転送Ｔ４転
送指合ＣＭ′を受領したとする。か＼る転送指令ＣＭ’
の転送方向指定ビットＦは論理値０に、また転送対象摺
電ピット［はＩ！ｉ［［値ｌに設定されている。骸転送
指令ＣＭ’を受領した共通メ°ｅり制御装置２−１は転
送制御部４０′に起動信号Ｓ１転送方向指定ピツ［’（
ｍ理値０）、転送対象指定ビット（論理値１）％　ブロ
ック先頭アドレスＢＡおよび転送ブロック数Ｈｅを伝達
する。転送制御ｓ４０′においては、＠３図におけると
同様の過程で７リツプフロツプ’４０２．　ｆｉいて４
０４がセットされ、ブロック先頭アドレスＢＡおよび転
送ブロック数Ｂｅがアドレスカウンタ４１．１およびワ
−ドカウンタ４１２の上位４桁ζこ設定される。またフ
リップフロップ４２６が転送対象指定ビットＧによりセ
ットされ、論理値１をデコーダ４２７に伝達する。デコ
ーダ４２７はフリップフロップ４２６から論理値ｌを、
また排他論理和デー）４１３から論理値０を入力される
ことにより、出力ｆを論理値１に設定し、導通状態にあ
るゲート４２９を経由してフリップフロラ１４３１をセ
ットする。

練フリ、ブフロ、ブ４３１の出力する論理値１は共通メ
モリ装置３−１に起動信号８Ｔとして伝達されると共に
選択回路４１７に共通メモリ装置トｌを選択させる。そ
の結果、第３図におけると同様に、共通メモリ装置３−
１のアドレスＡに格納されている記憶データが続出デー
４ＲＤとして転送制御部４１’のデータバッファレジス
タ４１８に設定される。共通メモｌＪ俟１ｔ３−１から
返送される応答信号Ａ８により７リツプフロツブ４３４
、続いて４１０がセットされ、フリップフロップ４３１
がセットされると、排他論理和ゲート４１３からデコー
ダ４２７に入力される論理値がＯから１に変化する。か
−る入力状態に対応してデコーダ４２７は出力ｇに論理
［１を出力し、導通状態にあるゲート４３０を経由して
フリップフロップ４３２をセットする。該フリップフロ
ップ４３２の出力する論理値ｌは共通メモリ装置３−２
に起動信号Ｓを伝達すると共に、選択回路４１７および
４２３に共通メモリ装置３−２を選択させる。その結果
、データバッファレジスタ４１８に設定済みの読出デー
タＲＤが書込データＷＤとして共通メモリ装置３−２に
伝達され、アドレスレジスタ４１１カら伝達されるアド
レスＡに格納される。以上により共通メモリ装置３−１
の先頭アドレス人に格納されている記憶データが共通メ
モリ装置３−２の同一アドレスＡに転送し終る。共通メ
モリ装置３−２から応答信号Ａｓが返送されると、フリ
ップフロラ１４３７がセットされ、フリップフロップ４
１０および４３２がリセットｇれ、それに伴いアドレス
レジスタ４１１が１加算され、鵞たワードカウンタ４１
２が１減算６れる。以下同様にして順次歩進するアドレ
スカウンタ４１１の出力するアドレス人に従って共通メ
モリ装置３−１の記憶データを順次共通メモリ装置３−
２に転送し、転送指令ＣＭ／により指定された転ブロッ
ク数Ｂｅの記憶データが総べて転送し終ると、ワードカ
ウンタ４１８の設定値が０となり、転送終了信号ｄが出
力され、フリップフロップ４０２，４０３および４２６
をリセットさせ、転送制御部４０’の転送指定ＣＭ／に
基づく転送動作を終了させる。

以上の説明から明らかな如く、本実施例によれば転送対
象指定ビットＧを論理値１に設定した転送指令Ｃｙを伝
達することにより、転送制御１１４０’は共通メモリ装
置３−１と３−２との間の記憶データの転送を実行する
ことが可能となる。

なお、第５図および１１６図はあく迄本発明の一実施例
に過ぎず、例えば記憶データの転送方向は共通メモリ装
置３−１から３−２に行うものに限定されることは無く
、転送方向指定ビットＦを論理値ｌに設定することによ
り、共通メモリ装置ト１から３−ＩＫ：行うことも可能
となるが、幾れの場合にも本発明の効果は変らない。ま
た転送制御部４０′の構成および転送指令ＣＭ’の構成
は図示されるものに限定されることは無く、幾多の変形
が考慮されるが、何れの場合にも本発明の効果は変らな
い。

以上、本発明によれば、前記データ処理システムにおい
て、補助メモリ装置の転送制御部が二重化構成された共
通メモリ装置相互の記憶データの転送を打錠とすること
により、データ処理システムの稼動を停止させること無
く、両共通メモリ装置の記憶データを−ｔｇせることが
出来、修復後の運転再開等に有刹となる。

４、　１１１ｇ（１）周率な説明 １１１図は本発明の対象となるデータ処理シス゛テムの
制御系の構成例を示す図ｓｍ２図（ａ）はコピーモード
における接続状態を例示Ｔる図、第２図（ｂｌはセパレ
ートモードにおける接続状態を例示する図、１１３図は
従来ある転送制御部の構成の一例を示Ｔ図、第４図は従
来ある転送指令の構成の一例を示Ｔ図、第５図は本発明
の一実施例による転送制御部の構成を示す図、票６図は
不発明の−実施例による転送指令の構成を示Ｔ図である
。

図において、１−１乃至１−ｎは中央制御装置、２−１
および２−２は共通メモリ制御装置、３−１および３−
２は共通メモリ装置、４−１および４−雪は補助メモリ
装置、４０および４０′は転環制御部、４１はメモリ部
％４Ｇ１，４１６，４１７および４！３は選択回路、４
１１はアドレスカウンタ、４１！はワードカウンタ、４
１８はデー４六ツフアレジスタ、４２７はデコーダ、４
０２，４０３．４０４ｅ４１０．４１４，４１５，４２
０，４２５，４２６，４３１１４３２．４３４および３
３７はフリップフロップ、４０５．４０６，４０７，４
０８，４０９，４１９．４２１ｅ４２２ｍ４２４，４２
８．４２９１４３０，４３３．４３５＃および４３６は
ゲート、４１３は排他論理和ゲート、ＣＭおよびＣＭＩ
は転送指令、Ｅは補助メモリ指定ビット、Ｆは転送方向
指定ビット、Ｇは転送対象指定ビット、ＢＡはブロック
先頭アドレス、ＢＣは転送ブロック数、Ｓおよび８Ｔは
起動信号、＾Ｓは応答信号、Ｗは書込信号、人はアドレ
ス、ＲＤは読出データ、ＷＤは書込データ、麿はセット
信号、ｄは転送終了信号％　ｂ、ｃ、ａ、ｆおよびｇは
出力、を示す。

第　　１　　図 第　２　　図 δ

Claims (1)

【特許請求の範囲】
1. 複数の中央制＃装置からアクセスされる二重化構成され
   た共通メモリ装置と該共通メモリ装置の補助メモリ装置
   とを有するデータ処理システムにおいて、前記補助メモ
   リ装置がｆｉＪ紀中央制御装置から受領する制御信号に
   基づき前記共通メモリ装置相互間の記憶データ転送制御
   を行うことを特徴とする共通メモリ制御方式。