JPS5852339B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS5852339B2
JPS5852339B2 JP54033113A JP3311379A JPS5852339B2 JP S5852339 B2 JPS5852339 B2 JP S5852339B2 JP 54033113 A JP54033113 A JP 54033113A JP 3311379 A JP3311379 A JP 3311379A JP S5852339 B2 JPS5852339 B2 JP S5852339B2
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Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に関し、特にエミッタ領
域の少なくとも一部を素子間絶縁分離領域に接触させて
配設する構造の半導体素子の製造方法に関する。
ＩＣ，ＬＳＩ等の横取においてその一つの構造として、
第１図に示すように、半導体基板１の表面に形成された
素子間絶縁分離領域いわゆるフィールド絶縁膜２の端部
にエミッタ領域３の少なくとも一部を接触させて配設し
たいわゆるウォールド・エミツク構造の半導体素子がし
ばしば用いられている。
同図においてｂはａのＡ −Ａ’断面を示し、８はエミ
ッタ引出電極、８′はベース引出電極である。
しかし従来の製造方法により製造されたウォールド・エ
ミツク構造素子は、ベース領域４の不純物濃度が半導体
基板１表面より深く入るにつれて低くなるので、ベース
領域４のエミッタ領域３が形成されている側の端面、即
ちベース領域４と素子間絶縁領域２との界面５に反対導
電型のチャネルを形成しやすく、そのためコレクターエ
ミッタ間耐圧が低下し、時には短絡するという問題があ
った。
かかる問題は従来の製造方法に起因するものであって、
ベース領域の形成法として、その不純物濃度が表面より
内部に行くにつれて低下してしまう拡散法を用いている
ために生じる。
即ち、従来の製造方法は、第２図ａに示すように、Ｎ型
シリコン基板１に素子間絶縁分離領域２を形成したのち
、同図すに示すようにポロンＢ等のＰ型不純物を拡散法
によりシリコン基板１に導入してベース領域４を形成し
、これと同時にあるいはそのあとシリコン基板１表面を
酸化して二酸化珪素（Ｓ ＋ ０２ ）層６を形成する
。
次に同図Ｃに示すごとく、通常のホト・エツチング法に
より、前記ＳｉＯ２層６を選択的に除去してエミッタ形
成領域に開孔７を設ける。
この時該開孔７の一端は前記素子間絶縁分離領域２の端
部に重なり合うよう配設されるので、こＱ）部分には位
置合せのための余裕を設ける必要がない。
次いでリン（２）等のＮ型不純物を前記５ＩＯ２層６を
マスクとして前記シリコン基板１の前記開孔７の部分に
導入し、エミッタ領域３を形成する。
このあと前記第１図に示すように、通常の方法を用いて
前記８１０２層６にベース電極窓を開口し、アルミニウ
ム（Ａ１）等からなる電極配線を形成してウォールド・
エミツク構造素子が形成される。
以し説明した従来の製造方法では、ベース領域４を拡散
法を用いて形成するため不純物濃度はシリコン基板１表
面が最も高く、内部に行くにつれて低下する。
周知のごとく二酸化珪素層に接するＰ型領域表面は不純
物濃度が１０１６〜１０１７／ｃｒｉｌ以下になるとＮ
型に反転しやすい。
前記第１図に示した従来の製造方法により形成されたウ
ォールド・エミツク構造素子は、エミッタ・ベース接合
が形成される深さのあたりでベース領域の不純物濃度は
前述の１０１６〜１７１７７−程度に低下するため、そ
れより深い部分に存在するベース領域４の表面、即ち素
子間絶縁分離領域２との界面５は容易にＮ型に反転し、
Ｎ型チャネルを形成する。
その結果Ｎ型のコレクク領域とエミッタ領域の間にＮ型
チャネルが橋絡された状態となり、コレクターエミッタ
間耐圧が低下或いは短絡するという問題を生じる。
本発明の目的は上記問題点を解消してベース領域内部の
不純物濃度を高くしてベース領域と素子間絶縁分離領域
との界面に、ベース領域とは反対導電型のチャネル形成
を防止し得る半導体装置の製造方法を提供することにあ
る。
本発明の特徴は、半導体基板表面に素子間絶縁分離領域
を形成したのち、前記半導体基板のエミツク形成領域表
面から前記素子間絶縁分離領域の端部表面にまたがって
形成された第１の絶縁膜と、該第１の絶縁膜表面に該第
１の絶縁膜より小さい寸法を有する第２の絶縁膜との二
重層を形成し、該絶縁膜の二重層をマスクとして前記半
導体基板とは逆導電型の不純物をイオン注入法により前
記半導体基板に、導入することにより、ベース領域を深
さが三段階になるよう形成し、次いで前記ベース領域の
深さが最も浅い部分にエミッタ領域を形成する工程を含
むことにある。
以下本発明の一実施例を図面により説明する。
本発明によれば、第３図ａに示すようにＮ型シリコン基
板１表面に周知の選択酸化法を適用して素子間絶縁分離
領域（フィールド絶縁膜）２を形成したのち、同図すに
示すようにシリコン基板１表面に、周知の化学気相成長
法（ＣＶＤ法）により第１の絶縁膜として厚さ例えば５
ｏｏ（Ａ’）の窒化珪素（ＳＩ３Ｎ４）膜１１と、その
上に第２の絶縁膜として厚さ例えば２０００ （人〕の
二酸化珪素（８１０２）膜１２を形成する。
次に同図Ｃに示すごとく通常のホト・エツチング法に従
い、まずエミッタ形成領域を被覆するホト・レジスト膜
１３を選択的に形成する。
この時ホト・レジスト膜１３の位置は図示のごとく一方
の素子間絶縁分離領域２に接し、かつ前記ホト・レジス
ト膜１３の少なくとも一端が該素子間絶縁分離領域２の
端部表面に延在するよう形成する。
次いで該ホト・レジスト膜１３をマスクとして前記５ｉ
ｎ２膜１２とＳ １３ Ｎ４膜１１を選択的に除去する
。
この時前記Ｓ ｉ０２膜１２は若干オーバーエツチング
して前記８１３ Ｎ４膜１１より僅かに小さい寸法に形
成する。
即ちＳ ｉ３Ｎ４膜１１とＳ ｔ ０２膜１２は図示の
ごとく階段状になるよう形成する。
このようにエツチングするには、前記Ｓ ｉ０２膜１２
及びＳ ｉ３ Ｎ４膜１１ともに四弗化炭素（ＣＦ４）
と酸素（０□）の混合気体を用いてプラズマエツチング
により両者をほぼ同一寸法にエツチングしたあと、弗酸
（ＨＦ）を用いた湿式エツチングによりＳ ｉ０２膜１
２のみを僅かにエツチングすればよい。
このあと前記ホト・レジスト膜１３を除去する。
次に第３図ｄに示すように、ポロン（Ｂ）のようなＰ型
不純物を前記Ｓ ｓ ０２膜１２とＳ ｔ ３ Ｎ４膜
１１の二重層及び素子間絶縁分離領域２をマスクとして
イオン注入法により前記シリコン基板１中に導入し、Ｐ
型ベース領域４を形成する。
かかるイオン注入処理にあっては、注入イオンは、シリ
コン基板１上に配置された絶縁物マスクｌＬ１２の露出
表面から、またシリコン基板１の露出表面から、更には
絶縁分離領域２の露出表面から、それぞれ等しい深さを
もって当該シリコン基板１中に注入（導入）される。
したがって、かかる本発明にあっては、ベース領域４の
断面形状は、図示のごとく前記５ｉ０２膜１２とＳｉ３
Ｎ４膜１１とで二重にマスクされている部分は一番浅く
、Ｓ］３Ｎ４ｉ３Ｎ４膜１１スクされている部分はやや
深く、シリコン基板表面が露出している部分は一番深く
なり、ベース・コレクク接合１４は三段に形成される。
ここで注目されるべきことは、素子間絶縁分離領域２と
Ｓｉ３Ｎ４膜１１との接触部下から該素子間分離領域２
下に延びるベース領域４′は、素子間絶縁分離領域２に
おけるテーパー形状に従って、ＳｉＯ２膜１２膜上２１
３ Ｎ４膜１１とで二重にマスクされている部分より深
く形成されている点にある。
次に第２図ｅに示すごとく、前記ＳｉＯ２膜１２とＳｉ
３Ｎ４膜１１とを除去し、例えばイオン注入層の活性化
を兼ねる加熱処理により、シリコン基板１１の露出表面
に５ｉ０２膜１５を形成して後、該Ｓ ｉ０２膜１５に
エミッタ領域形成用窓を開口する。
しかる後、該Ｓ ｉ０２膜１５をマスクとしてリン（Ｐ
）のごときＮ型不純物を拡散あるいはイオン注入により
半導体基板１中に導入してＮ型エミッタ領域３を形成す
る。
かかるエミッタ領域３は、その一端が絶縁物分離領域２
に当接して形成される。
このあと前述の従来の製造方法と同じく、前記ＳｉＯ２
膜１５にベース領域４の電極取り出し窓を開口し、アル
ミニウム（Ａ７）膜８を蒸着によす被着せしめ、配線パ
ターンに従って前記Ａｌ膜８を選択的に除去してエミッ
タ電極８、ベース電極８′を形成する。
このようにして、ウォールド・エミッタ構造素子が形成
される。
上述の実施例において重要なことは、第２図ｄに示すイ
オン注入工程において、５ＩＯ２膜１２及びＳ ＋ ３
Ｎ４膜１１の厚さとイオンの打込みエネルギーを調節
して、打込まれたポロン（Ｂ）濃度分布の最大値がエミ
ッタ・ベース接合１６の深さ付近に来るようにすること
である。
このようにすればエミッタ領域８近傍のベース領域４の
端面、即ちベース領域４′と素子間絶縁分離領域２との
界面５のポロン濃度は前述の１０１６〜１７１７／−よ
り高く、Ｎ型反転チャネルの形成を阻止することができ
る。
しかも該ベース領域４の端部４′の厚さは前述の如くエ
ミッタ領域３直下のベース領域４の厚さより厚い。
従ってコレクタ・エミッタ間の耐圧低下、ないしは短絡
を防止することができる。
またＳ ｉ ３Ｎ４膜１１が素子間絶縁分離領域２の端
部表面に延在するように形成されている為、ＳｉＯ２膜
１２膜上２チング除去する際、該素子間分離域２端部が
オーバーエツチングされることがすく、従って、本発明
ではエミッターコレクタ間の耐圧の低下を招くという問
題は生じない。
一方電気的特性上は、ベース・コレクク接合を深く形成
すると周波数特性を悪くするが、本実施例ではエミッタ
領域直下に位置する活性ベース領域は浅く形成されるの
で、特性に関係するベース巾、即ちエミッタ領域直下の
ベース領域の厚さは従来の製造方法により製造した場合
と伺ら変ることはなく、従って本発明によって形成され
る素子の電気的特性は悪化しない。
以上説明したごとく、本発明によればウォールド・エミ
ッタ構造素子のコレクタ・エミッタ間耐圧を他の特性に
影響を及ぼすことなく十分高くすることができた。
一例を上げれば、従来の製造方法で製造した場合コレク
タ・エミッタ間耐圧が５〔■〕以下であったものが本発
明によれば１５±５ＶＪまで向上させることができた。
そのほか歩留り、信頼性ともに一段と向上させることが
でき、その効果は著しい。
本発明は前記実施例に限定されることすく、更に種々変
形して実施できる。
例えば前記実施例ではＮＰＮ構造の場合について説明し
たが、ＰＮＰ構造の場合にも適用し得る。
その場合には前記実施例において述べたＮ型、Ｐ型をす
べて逆にすればよい。
また絶縁膜二重層の構成は、前記実施例では上層をＳｉ
Ｏ２、下層をＳ ｈ ３ Ｎ４層としたが、これは絶縁
膜二重層の構成を限定するものでなく、要はイオン注入
の際のマスキング効果及び絶縁膜のエツチング方法等を
考慮して適宜選択し得るものである。
またコレクタ電極は特に記していないが、これは半導体
基板の裏面に設けてもよく、ＩＣ，ＬＳＩ等において行
なわれているごとく半導体基板表面に設けてもよい。
【図面の簡単な説明】
第１図は従来の製造方法により作られたウォールド・エ
ミツク素子を示す上面図と断面図、第２図は従来の製造
方法を示す工程断面図、第３図は本発明の製造方法の一
実施例を示す工程断面図である。 １・・・・・・半導体基板、２・・・・・・素子間絶縁
分離領域、３・・・・・・エミッタ領域、４・・・・・
・ベース領域、５・・・・・・ベース領域と素子間絶縁
分離領域の界面、１１・・・・・・第１の絶縁膜、１２
・・・・・・第２の絶縁膜、１３・・・・・・ホト・レ
ジスト膜、１４・・・・・・ベース・コレクタ接合、１
５・・・・・・第３の絶縁膜、 ベース接合。 １６・・・・・・エミッタ・

Claims (1)

    【特許請求の範囲】
  1. １ エミッタ領域の少なくとも一部を素子間絶縁分離領
    域に接触させて配設する構造の半導体素子の製造方法に
    おいて、一導電型を有する半導体基板に素子間絶縁分離
    領域を形成したのち、前記半導体基板のエミッタ形成領
    域表面から少なくとも一部が前記素子間絶縁分離領域の
    端部表面に延在する第１の絶縁膜と、該第１の絶縁膜表
    面に該第１の絶縁膜より小さい寸法を有する第２の絶縁
    膜との二重層を形成する工程と、該絶縁膜の二重層をマ
    スクとして前記半導体基板とは逆導電型の不純物をイオ
    ン注入法により前記半導体基板に導入してベース領域を
    形成する工程と、前記絶縁膜の二重層を除去したのち前
    記エミッタ形成領域を開口部とする第３の絶縁膜を形成
    する工程と、該第３の絶縁膜をマスクとして前記半導体
    基板と同一導電型の不純物を前記半導体基板中に導入し
    てエミッタ領域を形成する工程とを含むことを特徴とす
    る半導体装置の製造方法。
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