JPS5856155A - 割り込み処理方式 - Google Patents
割り込み処理方式Info
- Publication number
- JPS5856155A JPS5856155A JP15519081A JP15519081A JPS5856155A JP S5856155 A JPS5856155 A JP S5856155A JP 15519081 A JP15519081 A JP 15519081A JP 15519081 A JP15519081 A JP 15519081A JP S5856155 A JPS5856155 A JP S5856155A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- cell
- cpu
- processing
- main memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は割シ込み発生モジネールにて発生される割プ込
み要求の受付けを行ない、割り込み発生モジエールから
出力される割シ込みデータに対する処理を行なう割シ込
み処理方式に関する。
み要求の受付けを行ない、割り込み発生モジエールから
出力される割シ込みデータに対する処理を行なう割シ込
み処理方式に関する。
割９込み発生モジエールを備えたシステムにおいて、割
９込み発キ蔦ジー−ルで発生される割り込み要求は一般
に割り込み処理コント一一ラを介して中央処理装置（以
下、ＣＰＵと称する）に通知される。そして、割シ込み
要求の受付から割り込みデータに対する処理に至る一連
の割り込み処理が全てＣＰＵによって行なわれてい次。
９込み発キ蔦ジー−ルで発生される割り込み要求は一般
に割り込み処理コント一一ラを介して中央処理装置（以
下、ＣＰＵと称する）に通知される。そして、割シ込み
要求の受付から割り込みデータに対する処理に至る一連
の割り込み処理が全てＣＰＵによって行なわれてい次。
このため、従来のシステムでは、ＣＰＵがビジィ−状態
にある場合には割り込み要求の受付けがで＾ず、割り込
み処理速度が低下するばかシか、必要な割や込み処理が
実行されない不都合を招く欠点があった。また、割シ込
み処理のためのソフトウェアが複雑になる欠点もあった
。
にある場合には割り込み要求の受付けがで＾ず、割り込
み処理速度が低下するばかシか、必要な割や込み処理が
実行されない不都合を招く欠点があった。また、割シ込
み処理のためのソフトウェアが複雑になる欠点もあった
。
本発明は上記事情に鑑みてなされたものでその目的は、
ＣＰＵのオーバーヘッドが減少するとともに割り込み処
理のためのソフトウェアが簡略化され、しかも割シ込み
処理速度が著しく高速化される割シ込み処理方式を提供
することにある。
ＣＰＵのオーバーヘッドが減少するとともに割り込み処
理のためのソフトウェアが簡略化され、しかも割シ込み
処理速度が著しく高速化される割シ込み処理方式を提供
することにある。
以下、本発明の一実施例を図面を参照して説明する。第
１図は本発明が適用されるシステムの構成を示すもので
１１１〜１１は割シ込み発生モノュール（以下、ＩＮＴ
と称する） 、ＡＴＮ、〜ＡＴＮ、は割り込み要求を示
す割り込み信号である。
１図は本発明が適用されるシステムの構成を示すもので
１１１〜１１は割シ込み発生モノュール（以下、ＩＮＴ
と称する） 、ＡＴＮ、〜ＡＴＮ、は割り込み要求を示
す割り込み信号である。
１２は割り込み処理コントローラ（以下、ＣＮＴと称す
る）である。ＣＮＴ １２ ［ＩＮＴ １１、〜１１ｎ
から出力される割シ込み信号ＡＴＮ −ＡＴＮ に応
ａ ｚ じて割シ込み発生を検出し、対応するｌＮＴ１１＋〜１
１ｎから割シ込みデータを取り込むようになっている。
る）である。ＣＮＴ １２ ［ＩＮＴ １１、〜１１ｎ
から出力される割シ込み信号ＡＴＮ −ＡＴＮ に応
ａ ｚ じて割シ込み発生を検出し、対応するｌＮＴ１１＋〜１
１ｎから割シ込みデータを取り込むようになっている。
そして、ＣＮＴ １２は割り込みデータの取シ込み後、
後述する割υ込み処理プロセッサ１５に割シ込みを通知
する。本実施例において、ＣＮＴ １２におけるＩＮＴ
１１１〜１１ｎに対する割り込み受付けの優先順位は
ディジーチェイン方式で決定されるようになっており、
その優先順位はｌＮＴｌ、・・・ＩＮＴの順である。ま
た、割シ込み信号の優先順位はＡＴＮ、 、・・・ＡＴ
Ｎ、の順でおる。
後述する割υ込み処理プロセッサ１５に割シ込みを通知
する。本実施例において、ＣＮＴ １２におけるＩＮＴ
１１１〜１１ｎに対する割り込み受付けの優先順位は
ディジーチェイン方式で決定されるようになっており、
その優先順位はｌＮＴｌ、・・・ＩＮＴの順である。ま
た、割シ込み信号の優先順位はＡＴＮ、 、・・・ＡＴ
Ｎ、の順でおる。
１３はＣＰＵ、１４は主メモリ、１５は割り込み処理グ
ロセッサ（以下、ＭＰＸと称する）、１６は特にＣＰＵ
１ ｊ、主メモリ１４間、主メモリ１４、ＭＰＸ１５
間のデータ転送に供されるＤＭＡ （Ｄｌｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ ）バスである・主メモリ１
４は第２図に示されるように、サイズセルフ４Ｊ、ｌ’
Ｆ可／県止フラグセル（以下、ＥＩ／ｂＩセルと称する
）１４２、トップアドレスセル１４３、メトムアドレス
セルＪ ４４、ｋＺび割り込みデータを格納するための
割シ込みデータ領域１イ５を有している。サイズセル１
４１ＫＦｉ割９込みデータ領域１４５のサイズを示す情
報がセットされ、ＥＩ／１）Ｉセル１４２には割り込み
データ領域１４６に対するメモリアクセスの許可（ＥＩ
）、禁止（ＤＩ ）を指定する情報がセットサれる。
ロセッサ（以下、ＭＰＸと称する）、１６は特にＣＰＵ
１ ｊ、主メモリ１４間、主メモリ１４、ＭＰＸ１５
間のデータ転送に供されるＤＭＡ （Ｄｌｒｅｃｔ Ｍ
ｅｍｏｒｙ Ａｃｃｅｓｓ ）バスである・主メモリ１
４は第２図に示されるように、サイズセルフ４Ｊ、ｌ’
Ｆ可／県止フラグセル（以下、ＥＩ／ｂＩセルと称する
）１４２、トップアドレスセル１４３、メトムアドレス
セルＪ ４４、ｋＺび割り込みデータを格納するための
割シ込みデータ領域１イ５を有している。サイズセル１
４１ＫＦｉ割９込みデータ領域１４５のサイズを示す情
報がセットされ、ＥＩ／１）Ｉセル１４２には割り込み
データ領域１４６に対するメモリアクセスの許可（ＥＩ
）、禁止（ＤＩ ）を指定する情報がセットサれる。
トップアドレスセル１４３には割り込みデータ領域１４
６に対する割り込みデータの格納位置を指定するドッグ
アドレスかセラ）され１．Ｎトムアドレスセル１４４に
は割り込みデータ領域１４５からｏｉＪシ込みｒ−夕の
取り出し位置を指定する＆トムアドレスかセットされる
０本実施例において割り込みデータ領域１４５は、割り
込みデータに対するＦＩＦＯ（Ｆ’１ｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ ） ／４７フアとして用いられる。
６に対する割り込みデータの格納位置を指定するドッグ
アドレスかセラ）され１．Ｎトムアドレスセル１４４に
は割り込みデータ領域１４５からｏｉＪシ込みｒ−夕の
取り出し位置を指定する＆トムアドレスかセットされる
０本実施例において割り込みデータ領域１４５は、割り
込みデータに対するＦＩＦＯ（Ｆ’１ｒｓｔ Ｉｎ Ｆ
ｉｒｓｔ Ｏｕｔ ） ／４７フアとして用いられる。
ＭＰＸ １５はＣＮＴ １２から割シ込みが通知される
ことによって起動される。そして、ＭＰＸ １５れる割
り込みデータの割り込みデータ領域１４５に対する格納
制御を行なうとともに、必要に応じてＣＰＵ １３に対
して割９込み信号ＡＴＮｃＰＵを出力するようになって
いる。更にＭＰＸ １５は、上述の処理終了後ＣＮＴ
１２に対して次の割り込み要求の許可を示す割９込み許
可信号ＥＮＡを出力するようになっている。
ことによって起動される。そして、ＭＰＸ １５れる割
り込みデータの割り込みデータ領域１４５に対する格納
制御を行なうとともに、必要に応じてＣＰＵ １３に対
して割９込み信号ＡＴＮｃＰＵを出力するようになって
いる。更にＭＰＸ １５は、上述の処理終了後ＣＮＴ
１２に対して次の割り込み要求の許可を示す割９込み許
可信号ＥＮＡを出力するようになっている。
一方、ＣＰＵ １ ｊはＭＰＸ １５から与えられる割
り込み信号ＡＴＮＯＰ Ｕによって起動される。そして
ＣＰＵ １３は、Ｅｌ／ｌ）Ｉセル１４２、ボトムアド
レスセル１４３の各内容に基づき、割り込みデータ領域
１４５から割シ込みデータを取り出し所定の処理を行な
うようになっている。
り込み信号ＡＴＮＯＰ Ｕによって起動される。そして
ＣＰＵ １３は、Ｅｌ／ｌ）Ｉセル１４２、ボトムアド
レスセル１４３の各内容に基づき、割り込みデータ領域
１４５から割シ込みデータを取り出し所定の処理を行な
うようになっている。
次に本発明一実施例の動作を第３図および第４図のフロ
ーチャートを参照して説明する。７′ｊとえば今、ＩＮ
Ｔ １１ 、において割り込み信号ＡＴＮ、が発生し、
ＣＮＴ １２において割り込み発生か検出されたものと
する。ＣＮＴ Ｉ ２ Ｆｉこの検出結果に応じて割シ
込み承認信号を返す、 ＩＮＴＪ７゜はこの割シ込み承
認信号に応じて自身の機器アドレスをＣＮＴ １２に転
送する。ＣＮＴ １２はＩＮＴ １１ ｌから機器アド
レスを受は取ると当諌機器アドレスを用いてＩＮＴ １
１１に対して割９込みｒ−夕の聚求を行なり、しかして
ｌＮＴｌｌ１が割シ込み信号ＡＴＮ、に対応する割シ込
みデータを転送すると、ＣＮＴ １２は当該割シ込みｒ
−タを取シ込む０以上の動作手順は公知技術によって実
行される。
ーチャートを参照して説明する。７′ｊとえば今、ＩＮ
Ｔ １１ 、において割り込み信号ＡＴＮ、が発生し、
ＣＮＴ １２において割り込み発生か検出されたものと
する。ＣＮＴ Ｉ ２ Ｆｉこの検出結果に応じて割シ
込み承認信号を返す、 ＩＮＴＪ７゜はこの割シ込み承
認信号に応じて自身の機器アドレスをＣＮＴ １２に転
送する。ＣＮＴ １２はＩＮＴ １１ ｌから機器アド
レスを受は取ると当諌機器アドレスを用いてＩＮＴ １
１１に対して割９込みｒ−夕の聚求を行なり、しかして
ｌＮＴｌｌ１が割シ込み信号ＡＴＮ、に対応する割シ込
みデータを転送すると、ＣＮＴ １２は当該割シ込みｒ
−タを取シ込む０以上の動作手順は公知技術によって実
行される。
ＣＮＴ １２は割夛込みデータの取シ込みを終了すると
、ＭＰＸ １５に対して割シ込みを通知する。
、ＭＰＸ １５に対して割シ込みを通知する。
この結果、ＭＰＸ Ｊ ｓは起動され、主メモリ１４上
のＥｌ／ＤＩセル１４２を参照する。そして、ＥＩ／ｌ
）Ｉセル１４２がＥＩ（メモリアクセス許可）を示して
いれば、ＭＰＸ Ｉ ＆は第３図のフローチャートで示
される割シ込み受付処理を実行する。
のＥｌ／ＤＩセル１４２を参照する。そして、ＥＩ／ｌ
）Ｉセル１４２がＥＩ（メモリアクセス許可）を示して
いれば、ＭＰＸ Ｉ ＆は第３図のフローチャートで示
される割シ込み受付処理を実行する。
まずＭＰＸ １５は、ＥＩ／Ｉ）Ｉセル１４２をＤＩ（
メモリアクセス禁止）状態に書き換えてＣＰＵ Ｉ Ｊ
からの主メモリ１４（の割シ込みｒ−夕領域１４５）に
対するメモリアクセスを禁止する一方、主メモリ１４上
のトップアドレスセル１４３からトップアドレスを取り
込む（ステラｆ ８３ Ｊ）。
メモリアクセス禁止）状態に書き換えてＣＰＵ Ｉ Ｊ
からの主メモリ１４（の割シ込みｒ−夕領域１４５）に
対するメモリアクセスを禁止する一方、主メモリ１４上
のトップアドレスセル１４３からトップアドレスを取り
込む（ステラｆ ８３ Ｊ）。
次にＭＰＸ １５はこのトップアドレスをインデックス
として、ＣＮＴ １２を介してＩＮＴ １１１から転送
される割シ込みデータを主メモリ１４（の割シ込みデー
タ領域１４５）上に格納する（ステラ７’５ｊｊ）。次
にＭＰＸ １５はトップアドレスセル１４３およびボト
ムアドレスセル１４４の各内容を比較する（ステップＳ
！り＊そして、トップアドレスとがトムアドレスとが一
致する場合には、ＭＰＸ １５はＣＰＵ Ｉ Ｊに対し
て割シ込み信号ＡＴＮｏＰｒ１を出力しくステップ５３
４）、しかる後トップアドレスセル１４３の内容（ドッ
グアドレス）を＋１して（ステップ５３５）次の割ｐ込
みデータの格納先を示すインデックスデータを生成する
。
として、ＣＮＴ １２を介してＩＮＴ １１１から転送
される割シ込みデータを主メモリ１４（の割シ込みデー
タ領域１４５）上に格納する（ステラ７’５ｊｊ）。次
にＭＰＸ １５はトップアドレスセル１４３およびボト
ムアドレスセル１４４の各内容を比較する（ステップＳ
！り＊そして、トップアドレスとがトムアドレスとが一
致する場合には、ＭＰＸ １５はＣＰＵ Ｉ Ｊに対し
て割シ込み信号ＡＴＮｏＰｒ１を出力しくステップ５３
４）、しかる後トップアドレスセル１４３の内容（ドッ
グアドレス）を＋１して（ステップ５３５）次の割ｐ込
みデータの格納先を示すインデックスデータを生成する
。
一方、トップアドレスとＩトムアドレスとが一致しない
場合、ＭＰＸ Ｉ Ｅは上記ステップ８３４を実行せず
、直接ステップ８３５を実行する。
場合、ＭＰＸ Ｉ Ｅは上記ステップ８３４を実行せず
、直接ステップ８３５を実行する。
こわは、ＣＰＵ Ｉ Ｊに対して割９込み信号ＡＴＮｏ
、、を出力しても、ＣＰＵ １ ｊがビジィ−状態にあ
って割夛込みデータ領域１４５に格納された割り込みデ
ータに対する処理が実行されない場合、ＣＮＴ Ｊ ｊ
からの割り込み通知に応じて割や込みデータが割シ込み
データ領域１４５にスタックされるので、ＣＰＵ Ｊ
３が割シ込み信号ＡＴＮｏＰ、が出力され次ことを記憶
しておくことにより、ビジィ状態から解除さｈａｖｋは
上記スタックされた割り込みデータに対して連続的に処
理を行なうことができるからである。こうすることによ
シ、ＣＰＵ １ ｊに対する無用の割シ込みの発生が防
止され、ＣＰＵ Ｉ Ｊのオーバーヘッドが減少する。
、、を出力しても、ＣＰＵ １ ｊがビジィ−状態にあ
って割夛込みデータ領域１４５に格納された割り込みデ
ータに対する処理が実行されない場合、ＣＮＴ Ｊ ｊ
からの割り込み通知に応じて割や込みデータが割シ込み
データ領域１４５にスタックされるので、ＣＰＵ Ｊ
３が割シ込み信号ＡＴＮｏＰ、が出力され次ことを記憶
しておくことにより、ビジィ状態から解除さｈａｖｋは
上記スタックされた割り込みデータに対して連続的に処
理を行なうことができるからである。こうすることによ
シ、ＣＰＵ １ ｊに対する無用の割シ込みの発生が防
止され、ＣＰＵ Ｉ Ｊのオーバーヘッドが減少する。
次にＭＰＸ １５ ｉｊ ＣＮＴ １２に対して割り込
み許可信号ＥＮＡを出力するとともに、ＥＩ／ｌｌｌセ
ル１４２をＥｌ状態に書無替え（ステラ７”Ｓｊｇ）後
述する割り込みに対する受付は待ちの状態に入る。
み許可信号ＥＮＡを出力するとともに、ＥＩ／ｌｌｌセ
ル１４２をＥｌ状態に書無替え（ステラ７”Ｓｊｇ）後
述する割り込みに対する受付は待ちの状態に入る。
一方、ＣＰＵ Ｊ ３はＭＰＸ １５がら出力される割
り込み信号ＡＴＮｏＰＵによって起動される。すなわち
ＣＰＵ １３は割シ込み信号ＡＴＮｏ、Ｕによって割シ
込みデータ領域１４５に処理すべき割シ込みデータが格
納されていることを認識することができる。ＣＰＵ Ｊ
３はビジィ−状態に無いが、或いｄビジィ−状態から
解放されるとＥ Ｉ／Ｉ）Ｉセル１４２を参照する。そ
してＥＩ／ｌ）Ｉセル１４２がＥＩを示していれば、Ｃ
ＰＵ Ｊ ３は第４図の７０−チャートで示される割シ
込みデータ処理を実行する。まずＣＰＵ １３は、ＥＩ
／Ｄ Ｉセル１４２をＤＩ状態に書き換えてＭＰＸ １
５からの主メモリ１４（の割ｐ込みｒ−夕領域１４６）
に対するメモリアクセスを禁止する一方、主メモリ１４
上の日？トムアドレスセル１４４からゲトムアドレスを
取り込む（ステップ５４１）。ところでＣＰＵ １３が
ビジィ−状態から解放されず割ｐ込みデータ処理に入れ
ない場合には、明らかなように上記ステラｆｓ４１も実
行されないためＣＰＵ Ｊ ３がＥＩ／ＤＩセル１４２
をＤＩ状態とすることはない。したかりてＭＰＸ Ｊ
５はＣＮＴ １２からの側シ込み通知に応じて前述した
割シ込み受信は処理を継続することができ、ＣＰＵ Ｉ
Ｊが割９込みデータ処理を開始するまでの間ＣＮＴ
Ｊ Ｚ管介して転送される各種割シ込みデータが割り込
みデータ領域にスタックされることになるＣＰＵ Ｉ
Ｊはステツノ８４１の実行を終了すると、このステラｆ
ｓ ４１の実行によって取り込まれた＆トムアドレスを
インデックスとして主メモリ１４（の割り込みデータ領
域１４５）をアクセスし、対応する割シ込みデータを読
み出す（ステップＳ ４２ ） ６次にＣＰＵ １３は
主メモリ１４（の割り込みデータ領域１４５）から読み
出した割り込みデータに基づいて所定の処理を実行しく
ステップ５４３）、しかる後ボトムアドレスセル１４４
の内容（ボトムアドレス）を＋１して（ステップ５４４
）次の割り込みデータの読み出し先を示すインデックス
データを生成する。次にｃｒｕ ｓ ｓはトップアドレ
スセル１４３およびボトムアドレスセル１４４の各内容
を比較する（ステップ５４５）、そして、トップアドレ
スとボトムアドレスとが一致しない場合には、ＣＰｏ
１３は処理すべき割シ込みデータが残っているものと判
断し、一致を検出するまでステップ８４２〜８４４の処
理を繰り返し実行する。一方、トップアドレスとボトム
アドレスとが一致する場合、ＣＰＵ １３は処理すべき
割）込みデータが無くなったものと判断し、ＥＩ／ｌ）
Ｉセル１４２をＥＩ状態に書き替える（ステップ８４６
）。この結果、割ル込み待ち状態にあるＭＰＸ １ Ｂ
は第３図のフローチτ−トに示される側シ込み受付は処
理を行なうことができる。
り込み信号ＡＴＮｏＰＵによって起動される。すなわち
ＣＰＵ １３は割シ込み信号ＡＴＮｏ、Ｕによって割シ
込みデータ領域１４５に処理すべき割シ込みデータが格
納されていることを認識することができる。ＣＰＵ Ｊ
３はビジィ−状態に無いが、或いｄビジィ−状態から
解放されるとＥ Ｉ／Ｉ）Ｉセル１４２を参照する。そ
してＥＩ／ｌ）Ｉセル１４２がＥＩを示していれば、Ｃ
ＰＵ Ｊ ３は第４図の７０−チャートで示される割シ
込みデータ処理を実行する。まずＣＰＵ １３は、ＥＩ
／Ｄ Ｉセル１４２をＤＩ状態に書き換えてＭＰＸ １
５からの主メモリ１４（の割ｐ込みｒ−夕領域１４６）
に対するメモリアクセスを禁止する一方、主メモリ１４
上の日？トムアドレスセル１４４からゲトムアドレスを
取り込む（ステップ５４１）。ところでＣＰＵ １３が
ビジィ−状態から解放されず割ｐ込みデータ処理に入れ
ない場合には、明らかなように上記ステラｆｓ４１も実
行されないためＣＰＵ Ｊ ３がＥＩ／ＤＩセル１４２
をＤＩ状態とすることはない。したかりてＭＰＸ Ｊ
５はＣＮＴ １２からの側シ込み通知に応じて前述した
割シ込み受信は処理を継続することができ、ＣＰＵ Ｉ
Ｊが割９込みデータ処理を開始するまでの間ＣＮＴ
Ｊ Ｚ管介して転送される各種割シ込みデータが割り込
みデータ領域にスタックされることになるＣＰＵ Ｉ
Ｊはステツノ８４１の実行を終了すると、このステラｆ
ｓ ４１の実行によって取り込まれた＆トムアドレスを
インデックスとして主メモリ１４（の割り込みデータ領
域１４５）をアクセスし、対応する割シ込みデータを読
み出す（ステップＳ ４２ ） ６次にＣＰＵ １３は
主メモリ１４（の割り込みデータ領域１４５）から読み
出した割り込みデータに基づいて所定の処理を実行しく
ステップ５４３）、しかる後ボトムアドレスセル１４４
の内容（ボトムアドレス）を＋１して（ステップ５４４
）次の割り込みデータの読み出し先を示すインデックス
データを生成する。次にｃｒｕ ｓ ｓはトップアドレ
スセル１４３およびボトムアドレスセル１４４の各内容
を比較する（ステップ５４５）、そして、トップアドレ
スとボトムアドレスとが一致しない場合には、ＣＰｏ
１３は処理すべき割シ込みデータが残っているものと判
断し、一致を検出するまでステップ８４２〜８４４の処
理を繰り返し実行する。一方、トップアドレスとボトム
アドレスとが一致する場合、ＣＰＵ １３は処理すべき
割）込みデータが無くなったものと判断し、ＥＩ／ｌ）
Ｉセル１４２をＥＩ状態に書き替える（ステップ８４６
）。この結果、割ル込み待ち状態にあるＭＰＸ １ Ｂ
は第３図のフローチτ−トに示される側シ込み受付は処
理を行なうことができる。
以上詳述したように本発明の割シ込み処理方式によれば
、以下に列挙する如き作用効果を得ることができる。
、以下に列挙する如き作用効果を得ることができる。
■ 割り込み処理グロセッサが割９込み要求の受付けを
行ない、対応する割シ込みデータを主メモリに格納する
ようにしているので、ＣＰＵ（中央処理装ｆｌ）Ｆｉ単
に主メモリから割多込みデータを取シ出して所定の処理
を実行するだけでよく、ン７トウエアが簡略化されると
共にＣＰＵのオーバーヘッドが減少する。
行ない、対応する割シ込みデータを主メモリに格納する
ようにしているので、ＣＰＵ（中央処理装ｆｌ）Ｆｉ単
に主メモリから割多込みデータを取シ出して所定の処理
を実行するだけでよく、ン７トウエアが簡略化されると
共にＣＰＵのオーバーヘッドが減少する。
■ 上述の割シ込み要求を受付けて割シ込みデータを主
メモリに格納する動作は、ＣＰＵがピノイー状態にあっ
て割り込みデータに対する処理ができない場合でも実行
されるので、ＣＰＵがビジィ−状態から解放された後に
割夛込み要求の受付けを行なう従来の方式に比較して割
シ込み処理速度が高速となる。
メモリに格納する動作は、ＣＰＵがピノイー状態にあっ
て割り込みデータに対する処理ができない場合でも実行
されるので、ＣＰＵがビジィ−状態から解放された後に
割夛込み要求の受付けを行なう従来の方式に比較して割
シ込み処理速度が高速となる。
■ ＣＰＵが割シ込みデータに対する処理ができない期
間中に、上述の如く各種割シ込みデータが主メモリに格
納（スタック）されるので、いったんＣＰＵに対して割
り込みをかけ次後は、割り込みデータを格納する都度Ｃ
ＰＵに対して割シ込みをかけなくてもＣＰＵは連続して
各種割多込みｒ−夕に対する処理を行なうことができる
・したがってＣＰＵに対する割シ込みの発生回数が減少
でき、側シ込み処理速度のより一層の高速化が図ねる。
間中に、上述の如く各種割シ込みデータが主メモリに格
納（スタック）されるので、いったんＣＰＵに対して割
り込みをかけ次後は、割り込みデータを格納する都度Ｃ
ＰＵに対して割シ込みをかけなくてもＣＰＵは連続して
各種割多込みｒ−夕に対する処理を行なうことができる
・したがってＣＰＵに対する割シ込みの発生回数が減少
でき、側シ込み処理速度のより一層の高速化が図ねる。
第１図は本発明が適用されるシステムの一実施例を示す
ブロック図、第２図は上記システム内の主メモリの要部
のメモリマツプ、第３図および第４図は動作を説明する
ための７０一テ丁−トである。 １１１〜１１ ・・・割り込み発生モジエル（ＩＮＴ）
、１２・・・割り込み処理コントローラ（ＣＮＴ ）
、１３・・・中央処理装置（ＣＰＵ）、２４・・・主メ
モリ、１５・・・割シ込み処理グロセッサ（ＭＰＸ）、
１４２・・・許可／禁止フラグセル（ＥＩ／ＤＩセル）
、１４３・・・トップアドレスセル、１４４・・・＆）
ムアドレスセル、１４５・・・割シ込みデータ領域。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図
ブロック図、第２図は上記システム内の主メモリの要部
のメモリマツプ、第３図および第４図は動作を説明する
ための７０一テ丁−トである。 １１１〜１１ ・・・割り込み発生モジエル（ＩＮＴ）
、１２・・・割り込み処理コントローラ（ＣＮＴ ）
、１３・・・中央処理装置（ＣＰＵ）、２４・・・主メ
モリ、１５・・・割シ込み処理グロセッサ（ＭＰＸ）、
１４２・・・許可／禁止フラグセル（ＥＩ／ＤＩセル）
、１４３・・・トップアドレスセル、１４４・・・＆）
ムアドレスセル、１４５・・・割シ込みデータ領域。 出願人代理人 弁理士 鈴 江 武 彦第３図 第４図
Claims (2)
- （１） 割シ込み発生モジュールから出力される割シ
込みデータに対する処理が中央処理装置によって行なわ
れるシステムにおいて、上記割９込みデータが格納され
る割り込みデータ領域を有する主メモリと、上記割夛込
み発生モジエールからの割り込み要求に応じて起動され
、上記割り込み発生モジエールから出力される割り込み
データの上記割シ込みデータ領域に対する格納制御を行
なうとともに必要に応じて上記中央処理装置に対して割
シ込みをかける割シ込み処理プロセッサと、この割シ込
み処理プロセッサおよび上記中央処理装置によってメモ
リアクセスの許可７禁止情報が書き替えられ、これら割
り込み処理プロセッサおよび中央処理装置が上記側シ込
みデータ領域を同時にアクセスするのを禁止するための
許可７禁止フラグセルとを具備し、上記中央処理装置は
上記割シ込み処理プロセッサからの割シ込みに応じて起
動され、上記割シ込みデータ領域に格納されている未処
理の割）込みデータを格納順に取り出して所定の処理を
行なうことを特徴とする割り込み処理方式。 - （２）上記割シ込み処理プロセッサおよび中央処理装置
は起動時に上記許可／禁止７ラグセルをメモリアクセス
禁止状態に書き替えることを特徴とする特許請求の範囲
第１項記載の割シ込み処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15519081A JPS5856155A (ja) | 1981-09-30 | 1981-09-30 | 割り込み処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15519081A JPS5856155A (ja) | 1981-09-30 | 1981-09-30 | 割り込み処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5856155A true JPS5856155A (ja) | 1983-04-02 |
Family
ID=15600451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15519081A Pending JPS5856155A (ja) | 1981-09-30 | 1981-09-30 | 割り込み処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856155A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239329A (ja) * | 1985-04-12 | 1986-10-24 | Fujitsu Ltd | サービス処理装置起動制御装置 |
| JPH04182834A (ja) * | 1990-11-19 | 1992-06-30 | Toshiba Corp | 情報処理装置 |
-
1981
- 1981-09-30 JP JP15519081A patent/JPS5856155A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61239329A (ja) * | 1985-04-12 | 1986-10-24 | Fujitsu Ltd | サービス処理装置起動制御装置 |
| JPH04182834A (ja) * | 1990-11-19 | 1992-06-30 | Toshiba Corp | 情報処理装置 |
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