JPS5856262B2 - 論理集積回路装置 - Google Patents

Description

【発明の詳細な説明】 本発明は、論理集積回路装置、特に静電誘導トランジス
タ（５ＩＴ）を含む論理集積回路装置に関するものであ
る。

従来、ＳＩＴを含む論理集積回路（ＳＩＴＬ）は、高速
・低消費電力動作に優れ、かつ製造が容易なため注目を
浴びている。

第１図には、構造的に最も単純な平面型５ＩＴＬの従来
例を示す。

第１図ａには平面図を、第１図すにはＡ−Ａ’線に沿っ
た断面図を示す。

この例（マルチドレインタイプ）では、ｎ ドレイン領
域１１ａと１１ｂが２ケある、いわゆるファン・アウト
数が２の場合を示す。

ＳＥＴは倒立型であり、ｎ＋ソース領域１２．ｎ−チャ
ンネル領域１３、ｐ ケート領域１４に囲まれるｎ＋ド
レイン領域１１ａ、１１ｂから戒る。

また、前段の負荷であり、かつ定電流源として動作する
ｐｎｐバイポーラ・トランジスタ（ＢＪＴ）は横型であ
り、ｐ＋エミッタ領域１５．ｎ−ベース領域１３ａ。

＋ ｐ コレクタ領域としても働くｐ＋アゲート域１４から
成り、ベース端子はｎ ソース領域１２と共通である。

ｎ＋エミッタ領域１５．ｐ ケー＋、 ト領域１４．ｎ ノース領域１２．ｎ＋ドレイン領域１
１ａにはそれぞれ抵抗性接触により金属電極５．４，２
．１ａが配線され、その等価回路は第１図Ｃに示す如く
なる。

エミッタ電極５には正電源が印加され、ゲート電極４に
は順方向である入力電圧が入り、出力電圧はドレイン電
極１ａからとり出される、いわゆるインバータ回路とな
っている。

なお、１ｂはもう１つのドレイン電極である。

この様な簡単な構造で、ファンアウト数が１のとき低電
力性（電力・遅延時間積数ｆＪ／ｇａｔｅ）や高速性（
遅延時間数ｎ ｓｅｃ ）が実現されている。

しかしながら、ファン・アウト数を増加すると容量が大
きくなり、同じ注入電流では速度が遅くなってしまうた
め、ｐ 工λツタ領域１５を大きくして注入電流を増加
する必要が生じる。

そのため、ｐ＋エミッタ領域１５を大きくするわけであ
るが、面積または長さが増加した分、ｐ 工λツタ領域
１５の下やｐ ケート領域１４と対向しない側面からの
無効電流が増加し消費電力が増え、かつ集積密度も低下
する。

注入電流を最も大きくするためには、ｐ＋エミッタ領域
１５でｐ ケート領域１４を囲むことであるが、これは
外側側面及び底面の不必要な接合をいたずらに多くする
だけであり、ＳＩＴのゲート容量も増加する。

本発明は、上述の５ＩＴＬ構造の中で、特に横型バイポ
ーラ・トランジスタの欠点を解決するためになされたも
のであり、無効電流の減少、集積密度の向上が実現され
るものである。

＋ ・ 本発明の特徴は、ｐ エミッタ領域１５をｐ＋アゲート
域１４の外側ではなく、内側に設けることにある。

他の特徴は、ファンアウト数が増加した分、上記のｐ＋
エミッタ領域１５の数、または面積を増加することであ
る。

さらに、無効電流を減少させるため、横型バイポーラ・
トランジスタを通常の中性ベース領域を有するものだけ
でなく、パンチ・スルーもしくはパンチ・スペーシング
った（またはＳＩＴ動作する）特性のものにすることで
ある。

その他、平面的ベース長を短くするため、ベース領域の
不純物密度を高くしたり、凹部を設けることに特徴を有
するものである。

これらの結果として、低消費電力・高速動作及び高集積
密度を得ることを目的とするものである。

以下に、図面を用いて本発明を詳細に述べる。

第２図は、本発明による平面型Ｓ ＩＴＬの一例であり
、第２図ａは平面図（酸化膜等絶縁膜７や金属電極は簡
単のため記載していない）、第２図すは断面図である。

ファンアウト数が２の例を示し、横型ＢＪＴのｐ 工λ
ツタ領域１５はｎ−ベース領域１３ａを介してｐ＋アゲ
ート域１４によって、丁度ｎ ドレイン領域１１ａと同
じ様に囲まれている。

この例では、ｎ−ベース領域１３ａの不純物密度はｎ−
チャンネル領域１３のそれとほぼ等しく形成されている
。

ｎ ドレイン領域１１ａを囲むｐ＋アゲート域１４の幅
（ゲート・スペーシング）は、Ｏバイアスの空乏層幅の
２倍以下に選ばれ、例えばｎ−チャンネル領域１３が１
０１３〜１０１４ｃｒＩＬ−３ノとき２０〜６μｍ以下
であり、典型的には１０μｍ以下である。

そのためｐ＋エミッタ領域１５のまわりのｎ−ベース領
域１３ａはほとんどＯバイアスで空乏層化しており、Ｓ
ＩＴ動作的なパンチ・スルーもしくはパンチ・スルーし
かかった特性となる。

この特性でも充分電流飽和が得られることは衆知の通り
であり、正孔到達率は１に近く、無効電流はほとんどな
い。

さらに、横型ＢＪＴのコレクタ領域としても働くｐ＋ア
ゲート域１４によってｐ エミッタ領域１５が囲まれて
いるため、ｐ 工λツタ領域１５の側面や底面から注入
される正孔はほとんどすべてｐ＋アゲート域１４に到達
し、面積が小さくても充分大きな電流が得られる。

勿論後述するように、ｎ−ベース領域１３ａの不純物密
度を高くしてパンチ・スルーしない通常のＢＪＴ動作に
したり、電流値を制御することも可能である。

同様に１１ｂはドレイン領域であり、１ａ、１ｂはドレ
イン電極である。

第３図は、本発明をファン・アウト数が４の場合に適用
したもので、第３図ａは平面図であり、電極や絶縁膜は
省略している。

この例では、ファン・アウト数が増加した分、横型ＢＪ
Ｔを２個にしたもので、等価回路的には、第３図すのよ
うになる。

この様に、本発明では、ファン・アウト数や心安電流に
応じてｐ 工λツタ領域１５ａ、１５ｂを複数個設ける
ことができ、その面積増加は高々５ＩＴ１個と同程度で
ある。

ファン・アウト数を増加したときは、第３図ａの様に１
列に並べるだけでなく、複数列に配置することができ、
それに対応して横型ＢＪＴを設ければよい。

なお１１ａ〜１１ｄは、それぞれドレイン領域であり、
１ａ〜１ｄは、それぞれドレイン電極である。

第４図には、本発明を段差型５ＩＴＬに応用した場合の
断面図を示す。

段差型５ＩＴＬは、ゲート・ドレイン間の容量が少さく
、かつ負帰還抵抗が小さいので高速性能が優れているが
、この段差を利用して、段差上面にｐ＋エミッタ領域１
５、段差底面または側面にｐ＋アゲート域１４を設けれ
ば、平面的なベース幅は狭いにもかかわらず実質的に広
いベース幅が得られ、高集積化に寄与する。

しかも、ｐ＋エミッタ領域１５の底面から注入される正
孔が無効電流とならないことも、利点の１つである。

この意味で、段差底面にｐ 工λツタ領域１５、上面に
ｐ ケート領域１４を設けること（図示せず）も集積密
度の向上になるが、無効電流の減少のためには、第４図
の例の方が望ましい。

第５図は、本発明の他の実権例であり、ｐ エミッタ領
域１５の近傍のみの断面図を示す。

第５図ａは、ｐ エミッタ領域１５に隣接するｎ−ベー
ス領域１３ａ内により不純物密度の高いｎ領域２３を設
けたもので、パンチ・スルーを抑えたり、パンチ・スル
ー電流を低くすることができる。

その効果は、ｎ領域２３の不純物密度が高い程、また厚
い程蓄しいが、正孔到達率が減少したり、ゲート容量カ
増加シタリスルノテ、１０１４〜１０１７ｃｒｆＬ−３
０，５〜２μｍ程度が適当である。

ｐ エミツタ領域１５底面からの無効電流を減少するた
めには、この下のｎ領域２３の厚みや不純物密度を側面
側より増加させることが望ましい。

また、ベース抵抗減少のため、ｎ領域２３とｎ ノース
領域１２を接するようにすることが望ましい。

第５図ａの構造は、二重拡散や同時拡散、イオン注入等
を利用して実現できるが、ゲート接合容量が増加しても
よい場合には、ｎ領域２３はｎ−ベース領域１３ａ内の
全体に広がってもよい。

第５図すは、ｐ エミッタ領域１５とｐ＋アゲート域１
４の間＋ のｎ−ベース領域１３ａに凹部１６を設けて実質的なベ
ース幅を広げたもので、高集積化に役立つものである。

同時に設けたｐ ケート領域１４の外側の凹部１７は、
ゲート接合容量や少数キャリア蓄積効果の減少に有利で
ある。

以上の如く、本発明は５ＩＴＬの負荷トランジスタの横
型ＢＪＴの構造に焦点をあててなされたものであり、ｐ
工λツタ領域１５をｐ ケート領域１４で囲めことに
より、高集積化、高正孔到達率、パンチ・スルー状態で
動作することによる少数キャリア蓄積効果の減少等々が
実現されるものである。

製造方法は、従来の５ＩＴＬと同等な容易さであり、通
常のフォトリングラフィ技術、拡散技術、プラズマエッ
チ、イオン・エッチ、異方性エッチなと従来のＳｉエツ
チング技術、イオン注入法など従来技術を適用できるも
のである。

また、各領域の導電型を逆にすることも可能であること
は勿論である。

これまで、５ＩＴＬを中心に述べてきたが、本発明はチ
ャンネル領域の不純物密度を増加したりソース負帰還抵
抗を増すことによって、ＳＩＴでなく通常のノーマリ・
オフ型のＦＥＴにも応用でき、一般的に電界効果トラン
ジスタを用いた論理回路に適用できるものである。

ゲート構造は、接合型だけでなく、一部がショットキー
型にも適用されることは、本発明の思想に反しないもの
であり、駆動トランジスタＢＪＴでも適用される。

以上の様に、本発明は効果が大きく工業的に極めて有用
なものである。

【図面の簡単な説明】

第１図ａは、平面型Ｓ ＩＴＬの従来例を説明するため
の平面図、第１図すはＡ−Ａ’線に沿った断面図であり
、第１図Ｃは等価回路図である。 第２図ａは、本発明によるＳ ＩＴＬ構造例を示す平面
図（簡単のため表面絶縁膜、金属配線は除いである）、
第２図すは断面図である。 第３図ａは、本発明の応用例を示す平面図、第３図すは
等価回路図である。 第４図は、本発明を段差型５ＩＴＬに応用したときの断
面図であり、第５図ａ及びｂは、それぞれ本発明の他の
適用例で、横型バイポーラ・トランジスタ部分を拡大し
た断面図である。 １・−・・・・ドレイン電極、２・・・・・・ソース電
極、４・・・・・・ゲート電極、５・・・・・・エミッ
タ電極、１１・−・・・・ｎ＋ドレイン領域、１２・・
・・−・ｎ＋ソース領域、１３・・・・・・ｎ−チャン
ネル領域、１３′・・・・・・ｎ−ベース領域、１４・
・・・・・ｐ ケート領域、１５・・・・・・ｐ＋エミ
ッタ領域、７・・・・・・絶縁膜。

Claims (1)

1. 【特許請求の範囲】 １ 横型バイポーラ・トランジスタを負荷トランジスタ
   とし、縦型電界効果トランジスタを駆動トランジスタと
   する構造において、前記バイポーラ・トランジスタのコ
   レクタ領域及びベース領域がそれぞれ前記電界効果トラ
   ンジスタのゲート領域及びソース領域と共通領域として
   構成され、かつ前記バイポーラ・トランジスタのエミッ
   タ領域が前記ゲート領域によって囲まれる構造を有する
   論理集積回路装置。 ２ 前記横型バイポーラ・トランジスタが動作領域の少
   なくとも一部でパンチ・スルーもしくはパンチ・スルー
   しかかつていることを特徴とする特許請求の範囲第１項
   記載の論理集積回路装置。 ３ 前記横型バイポーラ・トランジスタのエミッタ領域
   に隣接する低不純物密度ベース領域の少なくとも一部の
   不純物密度が、前記電界効果トランジスタの低不純物密
   度チャンネル領域の不純物密度より高いことを特徴とす
   る特許請求の範囲第１項または第２項記載の論理集積回
   路装置。 ４ 前記横型バイポーラ・トランジスタの少なくとも一
   部に段差を形成せしめて、平面的なベース幅よりも実質
   的に長いベース幅にせしめたことを特徴とする特許請求
   の範囲第１項から第３項のいずれか記載の論理集積回路
   装置。