JPS5857730A - 半導体パツケ−ジの製造方法 - Google Patents
半導体パツケ−ジの製造方法Info
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- JPS5857730A JPS5857730A JP56156494A JP15649481A JPS5857730A JP S5857730 A JPS5857730 A JP S5857730A JP 56156494 A JP56156494 A JP 56156494A JP 15649481 A JP15649481 A JP 15649481A JP S5857730 A JPS5857730 A JP S5857730A
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- H10W72/352—Materials of die-attach connectors comprising metals or metalloids, e.g. solders
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- Die Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
るものであり、更に詳しくはセラミックパッケージの基
板の凹部に金膜を形成する方法において、金膜の厚さを
均一にし、容易に大量生産し得る方法を提供せんとする
ものである。
板の凹部に金膜を形成する方法において、金膜の厚さを
均一にし、容易に大量生産し得る方法を提供せんとする
ものである。
従来、半導体素子を搭載する半導体パッケージとしては
、セラミック基板に凹部を設は該凹部の底面に金膜を形
成したものがある。この金膜の形成方法としては■スク
リーン印刷によって金ペースト層を凹部底面に形成し、
焼成する方法、■滴下によって金ペースト層を形成する
方法があった。
、セラミック基板に凹部を設は該凹部の底面に金膜を形
成したものがある。この金膜の形成方法としては■スク
リーン印刷によって金ペースト層を凹部底面に形成し、
焼成する方法、■滴下によって金ペースト層を形成する
方法があった。
しかしながら■の方法では、凹部への直接印刷が困難な
ため金ペースト層の膜厚が不均一になり易い。これは凹
部が深くなる程顕著である。又■の方法では凹部の側面
にも金ペーストが付着し易く、搭載後の半導体素子の回
路に悪影響を与えることが少なくない、又滴下量が一定
Ｐ−なりにくいため膜厚が不均一Ｒ−なる等の欠点があ
った。
ため金ペースト層の膜厚が不均一になり易い。これは凹
部が深くなる程顕著である。又■の方法では凹部の側面
にも金ペーストが付着し易く、搭載後の半導体素子の回
路に悪影響を与えることが少なくない、又滴下量が一定
Ｐ−なりにくいため膜厚が不均一Ｒ−なる等の欠点があ
った。
本発明者らは以上のような従来法の諸欠点に鑑みて種々
研究考察した結果、本発明を完成するに至ったものであ
る。即ち本発明は、離型性を有する基体シート１上Ｉｃ
！＃着性を有する金ペースト層２を設けてなる転写材を
用いて、セラミック基板３上に設けられた凹部４の底面
に金ペースト層２を形成した後、焼成して全皮膜５を形
成することを特徴とする半導体パッケージの製造方法で
ある。
研究考察した結果、本発明を完成するに至ったものであ
る。即ち本発明は、離型性を有する基体シート１上Ｉｃ
！＃着性を有する金ペースト層２を設けてなる転写材を
用いて、セラミック基板３上に設けられた凹部４の底面
に金ペースト層２を形成した後、焼成して全皮膜５を形
成することを特徴とする半導体パッケージの製造方法で
ある。
以下、本発明について更に詳しく説明する。
まず、本発明において用いる転写材について説明する（
第１図参照）。転写材は離型性を有する基体シート１お
よび接着性を有する金ペースト層２より構成される。離
型性を１有する基体シート１としては例えばポリエチレ
ンテレフタレート等のフィルムを使用する。必要に応じ
て該フィルムにメラミン樹脂を用いて離型処理を施した
り、フィルム上にワヮクスよりなる離型層或いはアクリ
シ樹脂よりなる剥離層を設けてもよい。
第１図参照）。転写材は離型性を有する基体シート１お
よび接着性を有する金ペースト層２より構成される。離
型性を１有する基体シート１としては例えばポリエチレ
ンテレフタレート等のフィルムを使用する。必要に応じ
て該フィルムにメラミン樹脂を用いて離型処理を施した
り、フィルム上にワヮクスよりなる離型層或いはアクリ
シ樹脂よりなる剥離層を設けてもよい。
接着性を有する金ペースト層２は、金ベースト及び接着
剤を含む混合物により構成されるか又は金ペーストを主
成分とする層及び接着剤層が積層されて構成される。使
用する金ペーストは例えば金粉末２０〜９０重量％、ガ
ラス分及び無機物０．５１〜２０重量％、残部は有機物
でペースト状又は液状にしたものを用いる。金ペースト
層の作製に際しては、スクリーン印刷、グラビア印刷等
の印刷手段ｔこて離型性を有する基体シート１上に形成
する。
剤を含む混合物により構成されるか又は金ペーストを主
成分とする層及び接着剤層が積層されて構成される。使
用する金ペーストは例えば金粉末２０〜９０重量％、ガ
ラス分及び無機物０．５１〜２０重量％、残部は有機物
でペースト状又は液状にしたものを用いる。金ペースト
層の作製に際しては、スクリーン印刷、グラビア印刷等
の印刷手段ｔこて離型性を有する基体シート１上に形成
する。
尚、接着剤としては感熱性警着剤を用いるのが好ましい
。
。
以上のような転写材を用いて金ペースト層２をセフミブ
ク基板６上に設けられた凹部４の底面に転写する（第２
図参照）。転写は前記転写材を金ペースト層２が凹部４
に位置するように載置し、しかる後、例えばゴム製の加
圧体８を加熱したものを用いて／ＪＩ＃加圧し、金ペー
スト層２のみを凹部４の底面に転写せしめる。このとき
の加熱は１６０〜１８０℃の温度が好ましい。
ク基板６上に設けられた凹部４の底面に転写する（第２
図参照）。転写は前記転写材を金ペースト層２が凹部４
に位置するように載置し、しかる後、例えばゴム製の加
圧体８を加熱したものを用いて／ＪＩ＃加圧し、金ペー
スト層２のみを凹部４の底面に転写せしめる。このとき
の加熱は１６０〜１８０℃の温度が好ましい。
金ペースト層２を転写した後、焼成して金膜５を形成す
る。焼成はＳＯＯ〜９００℃で行う。
る。焼成はＳＯＯ〜９００℃で行う。
本発明は以上のような半導体パッケージの製造方法であ
るから、均一な厚さの金膜を凹部の底面に対して一定し
た位置に形定することができる。
るから、均一な厚さの金膜を凹部の底面に対して一定し
た位置に形定することができる。
又、凹部の底面積に対してほぼ同じ面積の全皮膜を形成
でき、しかも凹部側面に金ぺ゛−ストが付着することも
なく品質の優れた製品を得ることができる。更に転写１
稈も簡単な手段によってできるものであり、又転写材が
所謂ウェフトな材料ではないから品質管理、取扱いが容
易であるから大量生産に適した方法である。
でき、しかも凹部側面に金ぺ゛−ストが付着することも
なく品質の優れた製品を得ることができる。更に転写１
稈も簡単な手段によってできるものであり、又転写材が
所謂ウェフトな材料ではないから品質管理、取扱いが容
易であるから大量生産に適した方法である。
以下本発明の実施例について説明する。
く実施例１〉
ポリエチレンテレフタレートフィルム上にメラミン樹脂
を用いて離型層を設け、その上に下記の組成よりなる金
ペースト層をスクリーン印刷にて形成し、更にその上に
ポリアミド系樹脂よりなる接着剤゛を用いて接着剤層を
設けた。
を用いて離型層を設け、その上に下記の組成よりなる金
ペースト層をスクリーン印刷にて形成し、更にその上に
ポリアミド系樹脂よりなる接着剤゛を用いて接着剤層を
設けた。
金ペースト層のペースト状の配合例を褐げる。
金 粉 末 ６０（ｗｔチ） 平均粒径 ８μガラス粉
末 ６ （ｗｔＯ（７０多Ｐｂｏ −１６％Ｂ２Ｏ３
。
末 ６ （ｗｔＯ（７０多Ｐｂｏ −１６％Ｂ２Ｏ３
。
１５慢５ｉ０２）
ベヒク Ａ／ ３４（ｗｔ、Ｓ） ｌＯ％ｘ＋ル＊
ｗａ−Ｘ９０嘔ブチル・カルピトー〜 アセテート パターン面積 ３．２×２．Ｆ１ｍ 金ペースト層 １０μ （焼成厚み ５μ）上記の転写
材を用いてセラミック基板上の凹部（３，５ＸＬＳ■）
の底面に下記の転写条件で金ペースト層を転写した。し
かる後、下記の条件で焼成し凹部底面に均一な厚さの金
膜を形成した半導体パフケージを得た。
ｗａ−Ｘ９０嘔ブチル・カルピトー〜 アセテート パターン面積 ３．２×２．Ｆ１ｍ 金ペースト層 １０μ （焼成厚み ５μ）上記の転写
材を用いてセラミック基板上の凹部（３，５ＸＬＳ■）
の底面に下記の転写条件で金ペースト層を転写した。し
かる後、下記の条件で焼成し凹部底面に均一な厚さの金
膜を形成した半導体パフケージを得た。
転写条件
転写温度 １８０℃
転写時間 Ｑ、 ８ ｓｅａ
焼成条件
焼成温度 ８５０℃５ｍ１ｎ保持
焼成時間 ５５０Ｉｉｎ
〈実施例！〉
ポリエチレンテレフタレートフィルム上にワックスより
なる離型層を設け、その上にアクリル系樹脂よりなる剥
離層を設け、更に下記組成の金ペースト層及びアクリル
系樹脂よりなる接着剤層を順次積層した。
なる離型層を設け、その上にアクリル系樹脂よりなる剥
離層を設け、更に下記組成の金ペースト層及びアクリル
系樹脂よりなる接着剤層を順次積層した。
金ペースト層のペースト状の配合例を掲げた。
金 粉 末 ６０ （ｗｔ−） 平均粒径 ２μガフ
ス粉末 ６ （ｗｔ％） （７０１Ｇ Ｐｂｏ 、
１５１Ｂ２０３１５＊５ｉＯ２） ベヒク ル ３４（ｗｔｌＧ） １０１エチルセルロ
ース９０’ｌブチル・カルピトール アセテート パターン面積 ３１ＸＬ３ｍ＋ 金ペースト層 ｌＯμ （焼成厚み ｂμ）上記の転写
材を用いてセラミック基板上の凹部（ｓ、 ｓ Ｘ ５
１．６■）の底面に下記の転写条件で金ペースト層を転
写した。しかる後、下記の条件で焼成し凹部底面に均一
な厚さの金膜を形成した半導体バフケージを得た。
ス粉末 ６ （ｗｔ％） （７０１Ｇ Ｐｂｏ 、
１５１Ｂ２０３１５＊５ｉＯ２） ベヒク ル ３４（ｗｔｌＧ） １０１エチルセルロ
ース９０’ｌブチル・カルピトール アセテート パターン面積 ３１ＸＬ３ｍ＋ 金ペースト層 ｌＯμ （焼成厚み ｂμ）上記の転写
材を用いてセラミック基板上の凹部（ｓ、 ｓ Ｘ ５
１．６■）の底面に下記の転写条件で金ペースト層を転
写した。しかる後、下記の条件で焼成し凹部底面に均一
な厚さの金膜を形成した半導体バフケージを得た。
転写条件
転写温度 １８０ ℃
転写時間 ０．８ Ｒｅ・
焼成条件
焼成温度 ８６０℃５ｍ１ｎ保持
焼成時間 ５５ｍ１ｎ
第１図は本発明において使用する転写材の部分拡大断面
図、第２図は本発明における転写工程を示す拡大断面図
、第８図は本発明にかかる製造方法によって得られた半
導体バグケージの一実施例の拡大断面図を各々示す。 図中、１・・・離型性を有する基体シート２・・・・接
着性を有する金ペースト層３−・・・セツミック基板
４・・・ｅ凹 部５・・・・金 膜 ８・
・・・加圧体社□、五日本写＾印刷株式会社
図、第２図は本発明における転写工程を示す拡大断面図
、第８図は本発明にかかる製造方法によって得られた半
導体バグケージの一実施例の拡大断面図を各々示す。 図中、１・・・離型性を有する基体シート２・・・・接
着性を有する金ペースト層３−・・・セツミック基板
４・・・ｅ凹 部５・・・・金 膜 ８・
・・・加圧体社□、五日本写＾印刷株式会社
Claims (1)
- 【特許請求の範囲】 １離型性を有する基体シート上に接着性を有する金ペー
スト層を設けてなる転写材を用いて、セブミフク基板上
に設けられた凹部の底面に金ベースト層を形成した後、
焼成して金膜、を形成することを特徴とする半導体バグ
ケージの製造方法。 ８接着性を有する金ペースト層が金ペースト及び接着剤
を含む混合物により構成されたものであることを特徴と
する特許請求の範囲第１項記載の半導体パッケージの製
造方法。 ８接着性を有する金ペースト層が金ペーストをノ 主成分とする層及び接着剤層が積層したものであること
を特徴とする特許請求の範囲第１項記載の半導体パブケ
ージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156494A JPS5857730A (ja) | 1981-09-30 | 1981-09-30 | 半導体パツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56156494A JPS5857730A (ja) | 1981-09-30 | 1981-09-30 | 半導体パツケ−ジの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5857730A true JPS5857730A (ja) | 1983-04-06 |
| JPH0249013B2 JPH0249013B2 (ja) | 1990-10-26 |
Family
ID=15628973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56156494A Granted JPS5857730A (ja) | 1981-09-30 | 1981-09-30 | 半導体パツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5857730A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6063939A (ja) * | 1983-05-20 | 1985-04-12 | Tomoegawa Paper Co Ltd | セラミツク封止基板に半導体固定用被膜を形成する方法 |
| JPS60182200A (ja) * | 1984-01-30 | 1985-09-17 | ナショナル スタ−チ アンド ケミカル コ−ポレイション | 導電性ダイ取付テープとその応用 |
| JPS6181641A (ja) * | 1984-04-30 | 1986-04-25 | ナショナル スタ−チ アンド ケミカル コ−ポレイション | 装置基板への装置取付用テ−プと方法他 |
| US6717242B2 (en) | 1995-07-06 | 2004-04-06 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
| US6825249B1 (en) | 1994-12-26 | 2004-11-30 | Hitachi Chemical Co., Ltd. | Laminating method of film-shaped organic die-bonding material, die-bonding method, laminating machine and die-bonding apparatus, semiconductor device, and fabrication process of semiconductor device |
| US6855579B2 (en) | 1995-07-06 | 2005-02-15 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54138371A (en) * | 1978-04-19 | 1979-10-26 | Nec Home Electronics Ltd | Solder supplying method |
-
1981
- 1981-09-30 JP JP56156494A patent/JPS5857730A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54138371A (en) * | 1978-04-19 | 1979-10-26 | Nec Home Electronics Ltd | Solder supplying method |
Cited By (11)
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| JPS60182200A (ja) * | 1984-01-30 | 1985-09-17 | ナショナル スタ−チ アンド ケミカル コ−ポレイション | 導電性ダイ取付テープとその応用 |
| JPS6181641A (ja) * | 1984-04-30 | 1986-04-25 | ナショナル スタ−チ アンド ケミカル コ−ポレイション | 装置基板への装置取付用テ−プと方法他 |
| US6825249B1 (en) | 1994-12-26 | 2004-11-30 | Hitachi Chemical Co., Ltd. | Laminating method of film-shaped organic die-bonding material, die-bonding method, laminating machine and die-bonding apparatus, semiconductor device, and fabrication process of semiconductor device |
| US6717242B2 (en) | 1995-07-06 | 2004-04-06 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
| US6855579B2 (en) | 1995-07-06 | 2005-02-15 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
| US7012320B2 (en) | 1995-07-06 | 2006-03-14 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
| US7057265B2 (en) | 1995-07-06 | 2006-06-06 | Hitachi Chemical Co., Ltd. | Semiconductor device and process for fabrication thereof |
| US7078094B2 (en) | 1995-07-06 | 2006-07-18 | Hitachi Chemical Co., Ltd. | Semiconductor device and process for fabrication thereof |
| US7387914B2 (en) | 1995-07-06 | 2008-06-17 | Hitachi Chemical Company, Ltd. | Semiconductor device and process for fabrication thereof |
| US7781896B2 (en) | 1995-07-06 | 2010-08-24 | Hitachi Chemical Co., Ltd. | Semiconductor device and process for fabrication thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0249013B2 (ja) | 1990-10-26 |
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