JPS5860497A - 誤り検出制御方式 - Google Patents
誤り検出制御方式Info
- Publication number
- JPS5860497A JPS5860497A JP56159073A JP15907381A JPS5860497A JP S5860497 A JPS5860497 A JP S5860497A JP 56159073 A JP56159073 A JP 56159073A JP 15907381 A JP15907381 A JP 15907381A JP S5860497 A JPS5860497 A JP S5860497A
- Authority
- JP
- Japan
- Prior art keywords
- parity
- circuit
- circuits
- error
- correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、書込データのパリティチェックとチェックビ
ットの作成及び読出データの誤り検出訂正とパリティビ
ットの作成とを行なう誤り検出側（１） 御方式に関するものである。
ットの作成及び読出データの誤り検出訂正とパリティビ
ットの作成とを行なう誤り検出側（１） 御方式に関するものである。
記憶装置に於ける誤りチェック方式として、データバス
上ではパリティチェック、記憶装置内ではチェックビッ
トヲ用いた誤９検１１ｊ訂正の手段が採用されている。
上ではパリティチェック、記憶装置内ではチェックビッ
トヲ用いた誤９検１１ｊ訂正の手段が採用されている。
このような従来の誤り検出制御方式に於いては、パリテ
ィチェック及びパリティビット作成を行なうパリティ回
路と、１ピット誤９訂正２ビット誤り検出等のチェック
ビットの作成及び誤り検出訂正を行なう誤り検出訂正回
路とを縦続接続するのが一般的であった。従って回路規
模が比較的太きくなると共ＫＸ誤り訂正を行なったとき
にパリティビットの変更を行なう必要がある為、回路の
遅延時間による記憶装置へのアクセスが遅くなる欠点が
あった。
ィチェック及びパリティビット作成を行なうパリティ回
路と、１ピット誤９訂正２ビット誤り検出等のチェック
ビットの作成及び誤り検出訂正を行なう誤り検出訂正回
路とを縦続接続するのが一般的であった。従って回路規
模が比較的太きくなると共ＫＸ誤り訂正を行なったとき
にパリティビットの変更を行なう必要がある為、回路の
遅延時間による記憶装置へのアクセスが遅くなる欠点が
あった。
本発明は、パリティ回路と誤り検出訂正回路との一部を
共用化して経済的な構成とすると共に、回路の遅延時間
を減少させることを目的とするものである。
共用化して経済的な構成とすると共に、回路の遅延時間
を減少させることを目的とするものである。
以下実施例について詳細に説明する。
第１図は記憶装置ＭＫＭの讃込データ及び１ｆ！“（−
出デ−タのチェックを行なう構成のブロック線図であり
、データバスＤＢｉ介して加えられる書込データは、パ
リティチェック回路ＰＣでパリティチェックが行なわれ
、記憶装置ＭＥＭに加えられると共に、誤り検出回路Ｅ
Ｃに加えられ、書込データに基いてチェックビットが作
成され、書込データと共にチェックビットが記憶装置Ｍ
ＥＭに書込まれる。
出デ−タのチェックを行なう構成のブロック線図であり
、データバスＤＢｉ介して加えられる書込データは、パ
リティチェック回路ＰＣでパリティチェックが行なわれ
、記憶装置ＭＥＭに加えられると共に、誤り検出回路Ｅ
Ｃに加えられ、書込データに基いてチェックビットが作
成され、書込データと共にチェックビットが記憶装置Ｍ
ＥＭに書込まれる。
又記憶装置ＭＥＭからの読出時には、読出データとチェ
ックビットとが誤り検出回路ＥＣに加えられ、シンドロ
ームが作成されて訂正回路ＣＯＨに加えられて、読出デ
ータに誤りがあれば訂正される。
ックビットとが誤り検出回路ＥＣに加えられ、シンドロ
ームが作成されて訂正回路ＣＯＨに加えられて、読出デ
ータに誤りがあれば訂正される。
そしてパリティ作成回路ＰＧに於いてパリティビットが
作成され、パリティピットが付加されたデータがデータ
バスＤＢ上に送出される。
作成され、パリティピットが付加されたデータがデータ
バスＤＢ上に送出される。
第２図は本発明の実施例の要部ブロック線図であり、１
点鎖線内が誤り検出訂正回路ＦＣＣ，２点鎖線内がパリ
ティ回路ＰＣＧである。又ＰＣＧＩ〜ＰＣＧ７は集積回
路化されたパリティチェックジェネレート回路、ＥＯＲ
１〜ＥＯＲＩＯは排他的オア回路、Ｎ０ＲＩ。
点鎖線内が誤り検出訂正回路ＦＣＣ，２点鎖線内がパリ
ティ回路ＰＣＧである。又ＰＣＧＩ〜ＰＣＧ７は集積回
路化されたパリティチェックジェネレート回路、ＥＯＲ
１〜ＥＯＲＩＯは排他的オア回路、Ｎ０ＲＩ。
Ｎ０Ｒ２はノア回路である。又データが１６ビツト（（
３） ＤＯＯ〜Ｄ１５）のとき、誤り検出訂正回路ｌ８ＣＣは
、それぞれ８ビツトが入力される６個のパリティチェッ
クジェネレート回路ＰＣＧ １〜ｌ）ＣＧ ６を必要と
し、パリティ回路ＰＣＧは２個のパリティチェックジェ
ネレート回路ＰＣＧ６ 、 ＰＯＣ７’（ｒ必要とする
もので、バリテイチェックジエネタート回路ＰＣ０６ｋ
共用化した実施例を示している。
３） ＤＯＯ〜Ｄ１５）のとき、誤り検出訂正回路ｌ８ＣＣは
、それぞれ８ビツトが入力される６個のパリティチェッ
クジェネレート回路ＰＣＧ １〜ｌ）ＣＧ ６を必要と
し、パリティ回路ＰＣＧは２個のパリティチェックジェ
ネレート回路ＰＣＧ６ 、 ＰＯＣ７’（ｒ必要とする
もので、バリテイチェックジエネタート回路ＰＣ０６ｋ
共用化した実施例を示している。
又ＷＣＢＵパリティチェックジェネレート回路ＰＣＧ
１〜ＰＣＧ６により作成された６ビツトのチェックビッ
トで、記憶装置へ加えられる。ＲＣＢは記憶装置から読
出データと共に読出された６ビツトのチェックビットで
ある。ＳＤＭは排他的オア回路ＥＯＲ１〜ＥＯＲ６の出
力のシンドロームである。
１〜ＰＣＧ６により作成された６ビツトのチェックビッ
トで、記憶装置へ加えられる。ＲＣＢは記憶装置から読
出データと共に読出された６ビツトのチェックビットで
ある。ＳＤＭは排他的オア回路ＥＯＲ１〜ＥＯＲ６の出
力のシンドロームである。
データ全書込む場合、１６ビツトの書込データＤＯＯ〜
Ｄ１５の上位パイ） ＤＯＯ〜ＤＯ’ｌｊパリティチェ
ックジェネレート回路ＰＣＧ７に、下位バイ１−Ｄ０８
〜Ｄ１５はパリティチェックジェネレート回路ＰＣＧ６
にそれぞれ加えられすると共に、パリティグーニックジ
ェネレート回路ＰＣＧＩ〜ＰＣＧ５には、そり、それ予
め定められた順位の８ビツトが加えられる。パ（４） リテイチェックジエネレート回路ＰＣＧ７． ＰＯＣ３
によるパリティチェック結果と、上位バイトＤＯＯ〜Ｄ
Ｏ７に付加されたパリティピッ） ＤＰＵＩと下位バイ
トＤ０８〜Ｄ１５に付加されたパリティビットＤＰＬＩ
とが排他的オア回路ＦＯＲ７、ＥＯＲ８によシ比較され
、一致のときパリティエラーであるからパリティエラー
信号ＰＥＵ 、 ＰＥＬが“０”となり、例えばプロセ
ッサ（図示せず）に割込みが行なわれる。又不一致のと
きはパリティエラー信号ＰＥＵ 、 ＰＥＬは°゛１＃
となる。又パリティチェックジェネレート回路ＰＣＧＩ
〜ＰＣＧ６の出力がチェックビットＷＣＢとなり、書込
データと共に記憶装置に加えられる。
Ｄ１５の上位パイ） ＤＯＯ〜ＤＯ’ｌｊパリティチェ
ックジェネレート回路ＰＣＧ７に、下位バイ１−Ｄ０８
〜Ｄ１５はパリティチェックジェネレート回路ＰＣＧ６
にそれぞれ加えられすると共に、パリティグーニックジ
ェネレート回路ＰＣＧＩ〜ＰＣＧ５には、そり、それ予
め定められた順位の８ビツトが加えられる。パ（４） リテイチェックジエネレート回路ＰＣＧ７． ＰＯＣ３
によるパリティチェック結果と、上位バイトＤＯＯ〜Ｄ
Ｏ７に付加されたパリティピッ） ＤＰＵＩと下位バイ
トＤ０８〜Ｄ１５に付加されたパリティビットＤＰＬＩ
とが排他的オア回路ＦＯＲ７、ＥＯＲ８によシ比較され
、一致のときパリティエラーであるからパリティエラー
信号ＰＥＵ 、 ＰＥＬが“０”となり、例えばプロセ
ッサ（図示せず）に割込みが行なわれる。又不一致のと
きはパリティエラー信号ＰＥＵ 、 ＰＥＬは°゛１＃
となる。又パリティチェックジェネレート回路ＰＣＧＩ
〜ＰＣＧ６の出力がチェックビットＷＣＢとなり、書込
データと共に記憶装置に加えられる。
記憶装置から読出した読出データＤＯＯ〜Ｄ１５は、書
込時と同様にパリティチェックジェネレート回路ＰＣＧ
Ｉ〜ＰＣＧ７に加えられ、読出されたチェックピッ）Ｒ
ＣＢは排他的オア回路ＥＯＲＩ〜ＥＯＲ６に加えられる
。
込時と同様にパリティチェックジェネレート回路ＰＣＧ
Ｉ〜ＰＣＧ７に加えられ、読出されたチェックピッ）Ｒ
ＣＢは排他的オア回路ＥＯＲＩ〜ＥＯＲ６に加えられる
。
パリティチェックジェネレート回路ＰＣＧＩ〜ＰＣＧ６
の出力とチェックビットＲＣＢとの比較により、シンド
ロームＳＤＭが形成され、図示しない訂正回路等に於け
るシンドロームＳＤＭの解析結果、上位バイトの１ピッ
ト誤りが検出されると、イキ号ＥＣＵが“１ｎとなり、
又下位バイトの１ビット誤りが検出されると、信号ＥＣ
Ｌが”′ｌ″となる。又２ビツト誤りのときはイ言号Ｄ
Ｅが１”となる。
の出力とチェックビットＲＣＢとの比較により、シンド
ロームＳＤＭが形成され、図示しない訂正回路等に於け
るシンドロームＳＤＭの解析結果、上位バイトの１ピッ
ト誤りが検出されると、イキ号ＥＣＵが“１ｎとなり、
又下位バイトの１ビット誤りが検出されると、信号ＥＣ
Ｌが”′ｌ″となる。又２ビツト誤りのときはイ言号Ｄ
Ｅが１”となる。
又パリティチェックジェネレート回路ＰＣＧ７ 。
ＰＯＣ３ノ出力が排他的、ｔ７回回路ＯＲ９、ＥＯＲＩ
Ｏに加えられ、読出データに誤りがなく、信号ＥＣＵ、
ＥＣＬ。
Ｏに加えられ、読出データに誤りがなく、信号ＥＣＵ、
ＥＣＬ。
ＤＥが総てＩｔ ＯＩｔであれば、／７回路Ｎ０ＲＩ
、 Ｎ０Ｒ２の出力は°゛１″となり、パリティチェッ
クジェネレート回路ＰＣＧ７． ＰＯＣ３の出力が反転
されて、読出データに付加するパリティピッ） ＤＰＵ
Ｏ，ＤＰＬＯが出力される。又例えば上位バイトに１ビ
ット誤りがあり、その誤りビットがシンドロームＳＤＭ
’ｉ用いて図示しない訂正回路に於いて訂正されると、
その訂正回路からの信号ＥＣＵは′°ビ、信号ＥＣＬ
。
、 Ｎ０Ｒ２の出力は°゛１″となり、パリティチェッ
クジェネレート回路ＰＣＧ７． ＰＯＣ３の出力が反転
されて、読出データに付加するパリティピッ） ＤＰＵ
Ｏ，ＤＰＬＯが出力される。又例えば上位バイトに１ビ
ット誤りがあり、その誤りビットがシンドロームＳＤＭ
’ｉ用いて図示しない訂正回路に於いて訂正されると、
その訂正回路からの信号ＥＣＵは′°ビ、信号ＥＣＬ
。
ＤＥはパ０”となるから、読出データに誤りがない場合
に対して上位バイトに付加するパリティピッ） ＤＰＵ
Ｏが反転されることになり、正しいパリティビットとな
る。
に対して上位バイトに付加するパリティピッ） ＤＰＵ
Ｏが反転されることになり、正しいパリティビットとな
る。
又２ピツト誤りの場合、信号ＤＥがｕ Ｉ ＩＩとなり
、それによってノア回路Ｎ０ＲＩ 、 Ｎ０Ｒ２の出力
はパ０′″となるから、パリティチェックジェネレート
回路ＰＣＧ７． ＰＣＧ６の出力はそのままパリティピ
ッ） ＤＰ−ＵＯ、ＤＰＬＯとなる。 その場合２ビツ
ト誤９検出により、例えばプロセッサに対する割込みが
行なわれる。
、それによってノア回路Ｎ０ＲＩ 、 Ｎ０Ｒ２の出力
はパ０′″となるから、パリティチェックジェネレート
回路ＰＣＧ７． ＰＣＧ６の出力はそのままパリティピ
ッ） ＤＰ−ＵＯ、ＤＰＬＯとなる。 その場合２ビツ
ト誤９検出により、例えばプロセッサに対する割込みが
行なわれる。
前述の実施例に於ける集積回路化されたパリティチェッ
クジェネレート回路ＰＣＧＩ−ＰＣＧ７は、入力された
８ビツト中のＩＩ Ｉ ＩＴが例えば奇数個であると°
゛１″を出力し、偶数個であると°’ｏ” ’１出力す
る論理構成であり、その場合のパリティビットは上位及
び下位バイト中のパ１′″が奇数個のとき１″′とする
ものである。又パリティチェックジェネレート回路ＰＣ
ＧＩ〜ＰＣＧ７ 全排他的オア回路を用いて構成すれば
更に共用部分全増加することができる。
クジェネレート回路ＰＣＧＩ−ＰＣＧ７は、入力された
８ビツト中のＩＩ Ｉ ＩＴが例えば奇数個であると°
゛１″を出力し、偶数個であると°’ｏ” ’１出力す
る論理構成であり、その場合のパリティビットは上位及
び下位バイト中のパ１′″が奇数個のとき１″′とする
ものである。又パリティチェックジェネレート回路ＰＣ
ＧＩ〜ＰＣＧ７ 全排他的オア回路を用いて構成すれば
更に共用部分全増加することができる。
以上説明したように、本発明は、書込データのパリティ
チェックと読出データに付加するパリティビットの作成
とを行なうパリティ回路ＰＣＧと、書込データのチェッ
クピッ）ＷＣＢの作成と読出データの誤り検出訂正とを
行なう誤り検出訂正回路ＥＣＣとを有１２、それぞれ複
数のパリティチェックジェネレート回路で構成されるの
で、その一部を共用化し、読出データからパリティ回路
ＰＣＧによりパリティビットＤＰＵＯ，ＤＰＬＯを作成
し、又誤り検出回路ＦＣＣにより誤り訂正を行なったと
き、パリティビットも訂正するものであり、パリティビ
ットの作成と誤り検出訂正とが並行してイ１なわれると
共に、１ビット誤りを訂正］７／こときはパリティピッ
）ｋ反転して、訂正された正しい読出デー） ′りに付加するパリティピラトラ正しく訂正することが
できる。又書込データのパリティチェックとチェックピ
ッ）ＷＣＢの作成とが並行し２て行なわれるので、共用
化部分による経済化と、回路の遅延時間の°減少とを図
ることができる。従って記１は装置へのアクセス時間を
少なくすることができる利点がある。
チェックと読出データに付加するパリティビットの作成
とを行なうパリティ回路ＰＣＧと、書込データのチェッ
クピッ）ＷＣＢの作成と読出データの誤り検出訂正とを
行なう誤り検出訂正回路ＥＣＣとを有１２、それぞれ複
数のパリティチェックジェネレート回路で構成されるの
で、その一部を共用化し、読出データからパリティ回路
ＰＣＧによりパリティビットＤＰＵＯ，ＤＰＬＯを作成
し、又誤り検出回路ＦＣＣにより誤り訂正を行なったと
き、パリティビットも訂正するものであり、パリティビ
ットの作成と誤り検出訂正とが並行してイ１なわれると
共に、１ビット誤りを訂正］７／こときはパリティピッ
）ｋ反転して、訂正された正しい読出デー） ′りに付加するパリティピラトラ正しく訂正することが
できる。又書込データのパリティチェックとチェックピ
ッ）ＷＣＢの作成とが並行し２て行なわれるので、共用
化部分による経済化と、回路の遅延時間の°減少とを図
ることができる。従って記１は装置へのアクセス時間を
少なくすることができる利点がある。
第１図は記憶装置の書込データ及び読出データの誤りチ
ェックを行なう構成のブロック線図、第（７） ２図は本発明の実施例の要部ブロック線図である。 ＰＣＧはハリティ回路、ＥＣＣは誤り検出訂正回路、Ｐ
ＣＧＩ〜ＰＣＧ７はパリティチェックジェネレート回路
、ＷＣＢは作成されたチェックピッ）、ＲＣＢは読出さ
れたチェックビット、ＳＤＭはシンドローム、ＥＥＯＲ
１〜ＥＯＲＩＯは排他的オア回路、ＤＰＵＩ 、 ＤＰ
ＬＩは書込データに付加されたパリティビット、ＤＰＵ
Ｏ。 ＤＰＬＯは読出データに付加するパリティビットである
。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部 （外３名）（８）
ェックを行なう構成のブロック線図、第（７） ２図は本発明の実施例の要部ブロック線図である。 ＰＣＧはハリティ回路、ＥＣＣは誤り検出訂正回路、Ｐ
ＣＧＩ〜ＰＣＧ７はパリティチェックジェネレート回路
、ＷＣＢは作成されたチェックピッ）、ＲＣＢは読出さ
れたチェックビット、ＳＤＭはシンドローム、ＥＥＯＲ
１〜ＥＯＲＩＯは排他的オア回路、ＤＰＵＩ 、 ＤＰ
ＬＩは書込データに付加されたパリティビット、ＤＰＵ
Ｏ。 ＤＰＬＯは読出データに付加するパリティビットである
。 特許出願人 富士通株式会社 代理人弁理士 玉 蟲 久 五 部 （外３名）（８）
Claims (1)
- 書込データのパリティチェックと読出データに付加する
パリティビットの作成とを行なうパリティ回路と、書込
データのチェックビットの作成と読出データの誤り検出
訂正とを行なう誤り検出訂正回路とを有し、前記パリテ
ィ回路と誤り検出訂正回路と全それぞれ構成する複数の
パリティチェックジェネレート回路の一部を前記パリテ
ィ回路と前記誤り検出訂正回路とに共用し、前記読出デ
ータから前記パリティ回路によりパリティビットを作成
し、前記誤り検出訂正回路で誤り訂正したとき、前記パ
リティ回路によるパリティビットも訂正することを特徴
とする誤り検出制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159073A JPS5860497A (ja) | 1981-10-06 | 1981-10-06 | 誤り検出制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56159073A JPS5860497A (ja) | 1981-10-06 | 1981-10-06 | 誤り検出制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5860497A true JPS5860497A (ja) | 1983-04-09 |
Family
ID=15685621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56159073A Pending JPS5860497A (ja) | 1981-10-06 | 1981-10-06 | 誤り検出制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5860497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05225798A (ja) * | 1991-08-14 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| US8024624B2 (en) | 2006-09-14 | 2011-09-20 | Samsung Electronics Co., Ltd. | System and method for communicating data over communication channels |
-
1981
- 1981-10-06 JP JP56159073A patent/JPS5860497A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05225798A (ja) * | 1991-08-14 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| US8024624B2 (en) | 2006-09-14 | 2011-09-20 | Samsung Electronics Co., Ltd. | System and method for communicating data over communication channels |
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