JPS5862923A - 発振回路 - Google Patents
発振回路Info
- Publication number
- JPS5862923A JPS5862923A JP56161316A JP16131681A JPS5862923A JP S5862923 A JPS5862923 A JP S5862923A JP 56161316 A JP56161316 A JP 56161316A JP 16131681 A JP16131681 A JP 16131681A JP S5862923 A JPS5862923 A JP S5862923A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- inverter
- voltage
- potential
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/03—Astable circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明紘、例えばクロック／臂ルス発掘用に好適する
発振回路に係９、特にその発振周期の安定化を図りたも
のに関する。
発振回路に係９、特にその発振周期の安定化を図りたも
のに関する。
従来、電子機器一般に広く用いられる゛クロ。
クツナシス発娠用等の発振回路４し、て、第１図（ａ）
に示すようにＣ−ＭＯＳ ＩＣを用いて構成されたもの
が知られている。すなわち、インバータ１の出力ｇｓは
、インバータ２０入力端に接続されると共に、抵抗Ｒ＠
を介して当該インバータ１０入力端に嵌続される。前記
インバータ２０出力熾ハ、コンデンサＣ・を介して前記
インバータ１の入力端に接続される・ このように構成されるクロック用発振回路のただし、（
１）式のｖＤＤは電源電圧、ｖ？ＩＩはインバータ１の
スレッシ、ホールド電圧である６１．。
に示すようにＣ−ＭＯＳ ＩＣを用いて構成されたもの
が知られている。すなわち、インバータ１の出力ｇｓは
、インバータ２０入力端に接続されると共に、抵抗Ｒ＠
を介して当該インバータ１０入力端に嵌続される。前記
インバータ２０出力熾ハ、コンデンサＣ・を介して前記
インバータ１の入力端に接続される・ このように構成されるクロック用発振回路のただし、（
１）式のｖＤＤは電源電圧、ｖ？ＩＩはインバータ１の
スレッシ、ホールド電圧である６１．。
この（１）式から明らかなように、発振同期Ｔ１は、ス
レ、シュホールド電圧Ｖ□および電源電圧ｖＤＤに依存
し、それらの変動に応じて変動されることになる。
レ、シュホールド電圧Ｖ□および電源電圧ｖＤＤに依存
し、それらの変動に応じて変動されることになる。
また、従来、第１図Ｌｂ） Ｋ示すようにＣ−ＭＯＢ
ＩＣを用いて構成されたクロック用発振回路が知られて
いる。すなわち、インバータ３の出力端は、インバータ
４０入力端にｉ！枕される。このインバータ４の出力端
は、ＰチャンネルＭｏＳ形電界効果トランジスタＱ（以
下単にＦＥＴと称する）Ｏｒ−計にｉｉ続される。この
ＦＩＴ Ｑのソースは、抵抗ｒを介した後、抵抗Ｒ重を
介して前記インバータ３の入力端に接続されると共に、
コンデンサＣおよび抵抗Ｒを並列に介して接地される。
ＩＣを用いて構成されたクロック用発振回路が知られて
いる。すなわち、インバータ３の出力端は、インバータ
４０入力端にｉ！枕される。このインバータ４の出力端
は、ＰチャンネルＭｏＳ形電界効果トランジスタＱ（以
下単にＦＥＴと称する）Ｏｒ−計にｉｉ続される。この
ＦＩＴ Ｑのソースは、抵抗ｒを介した後、抵抗Ｒ重を
介して前記インバータ３の入力端に接続されると共に、
コンデンサＣおよび抵抗Ｒを並列に介して接地される。
なお、前記インバータ３０入力端とインノ櫂−タ４の出
力端との間に抵抗Ｒ３が接続される。
力端との間に抵抗Ｒ３が接続される。
このように構成されるクロック用発振回路の発振周期Ｔ
、は、次式のようになる。
、は、次式のようになる。
九だし、ｖＤＤは電源電圧、ＶｔｍＢインノぐ一ダ”３
のスレ、シュホールド電圧でおる。−ここでｒ （Ｒと
すると となる。
のスレ、シュホールド電圧でおる。−ここでｒ （Ｒと
すると となる。
この（３）式から明らかなように、発振周期Ｔ３は、ス
レッシ、ホールド電圧Ｖ？ＩＩおよび電源電圧ＶｍｎＫ
１ａ存し、これらの変動に応じて変動する。
レッシ、ホールド電圧Ｖ？ＩＩおよび電源電圧ＶｍｎＫ
１ａ存し、これらの変動に応じて変動する。
すなわち、上記において、ｖ？Ｍ／ｖＤＤは、一般に０
．２〜０．８までｄらつくので、発振同期ＴＩ＋Ｔｓも
それに応じて大きくばらつくことになり、第１図（ａ）
、 （ｂ）に示した従来の発振回路はそれだけ安電化
が阻害されてしまうという欠点を有していた。
．２〜０．８までｄらつくので、発振同期ＴＩ＋Ｔｓも
それに応じて大きくばらつくことになり、第１図（ａ）
、 （ｂ）に示した従来の発振回路はそれだけ安電化
が阻害されてしまうという欠点を有していた。
この発明は、゛再記の事情に鑑みてなされたもので、発
振周期がイン／９−夕のスレッ、シ、ホールド電圧およ
び電源電圧の変動の影響を受けないようにして安定柁を
改善し九極めて良好な発掘回路を提供することを目的と
する。
振周期がイン／９−夕のスレッ、シ、ホールド電圧およ
び電源電圧の変動の影響を受けないようにして安定柁を
改善し九極めて良好な発掘回路を提供することを目的と
する。
すなわち、この発明による発振回路は、フリッグフロッ
！回路の出力でオンオフされるスイッチング素子によっ
て充放電回路を充放電せしめると共に、この充放電圧回
路の放電電圧を高低の＝値電圧に分圧し、この分圧電圧
を第１．２６インパ一タ回路を介して前記７リツグフロ
ツ！回路を制御するように構成したことｆＩ￥１黴とし
ている。
！回路の出力でオンオフされるスイッチング素子によっ
て充放電回路を充放電せしめると共に、この充放電圧回
路の放電電圧を高低の＝値電圧に分圧し、この分圧電圧
を第１．２６インパ一タ回路を介して前記７リツグフロ
ツ！回路を制御するように構成したことｆＩ￥１黴とし
ている。
以下、この発明の一実施例について図面を参照して説明
する。第２図＜＝＞は、この発明がＣ−ナンド回路２ノ
の一方の入力端は、２入力端のナンド回路２２の出力端
に接続される。このナンド回路２２の一方の入力端は、
上記ナンド回路２１の出力端に接続きれる。すなわち、
前記ナンド回路ｉｌｌ、２１の各−万の入力端とそれら
の各出力端とは、九すき掛は状に接続されるものである
。前記ナンド回路２１．２２はＳ−Ｒ形のフリップフロ
ップ回路人構成して臂る。
する。第２図＜＝＞は、この発明がＣ−ナンド回路２ノ
の一方の入力端は、２入力端のナンド回路２２の出力端
に接続される。このナンド回路２２の一方の入力端は、
上記ナンド回路２１の出力端に接続きれる。すなわち、
前記ナンド回路ｉｌｌ、２１の各−万の入力端とそれら
の各出力端とは、九すき掛は状に接続されるものである
。前記ナンド回路２１．２２はＳ−Ｒ形のフリップフロ
ップ回路人構成して臂る。
このフリッグフロッゾ回路Ａの出力端は、ス゛イ、チψ
グ素子となるＰチ・ンネルＭＯ８形電界効米トランジス
タＱｔ （以下率にＦＩＴと称す）のダートに接続さ
れる。このＦＥ’ｌ’Ｑ’ｔのソニスは抵抗ｒ１を介し
た後、充放電回路を構成するコ接地される。
グ素子となるＰチ・ンネルＭＯ８形電界効米トランジス
タＱｔ （以下率にＦＩＴと称す）のダートに接続さ
れる。このＦＥ’ｌ’Ｑ’ｔのソニスは抵抗ｒ１を介し
た後、充放電回路を構成するコ接地される。
ここで、抵抗ｒ１と抵抗ＩＬｔｔとの間の接続点［有］
はインバータ２ｊの入力端に接続される。このインパ―
り２３の出力端はインバータ２４０入力端にｍ絖される
。このインバータ２４の出力端は、前記ナンド回路２１
の他方の入力端に接続される。また、前記抵抗Ｒ１１と
抵抗Ｒ，ｌ＠との閣の接続点■は、インバータ２５の入
力端に接続される。このインバータ２５の出力端は、前
記ナンド回路２２の他方の入力−に接続される。
はインバータ２ｊの入力端に接続される。このインパ―
り２３の出力端はインバータ２４０入力端にｍ絖される
。このインバータ２４の出力端は、前記ナンド回路２１
の他方の入力端に接続される。また、前記抵抗Ｒ１１と
抵抗Ｒ，ｌ＠との閣の接続点■は、インバータ２５の入
力端に接続される。このインバータ２５の出力端は、前
記ナンド回路２２の他方の入力−に接続される。
而して以上の構成において、接続点■の電位ｖ１がイン
バータ２３のスレ、シュホールド電圧７７組より小さい
場合、インバータ２４を介してフリ、ノ゛フロッグ回路
Ａがリセットされてその出力端電位Ｖ、がローレベルに
なるため、ＦＩＴ Ｑ ｓがオンされる。これによって
コンデンサＣ１が充電を開始する。
バータ２３のスレ、シュホールド電圧７７組より小さい
場合、インバータ２４を介してフリ、ノ゛フロッグ回路
Ａがリセットされてその出力端電位Ｖ、がローレベルに
なるため、ＦＩＴ Ｑ ｓがオンされる。これによって
コンデンサＣ１が充電を開始する。
そして、コンデンサＣＩが充電されて、接続点＠ ノミ
位Ｖ 雪がインバータ２５のスレッシ番ホールド電圧Ｖ
□２忙達することによシフす、ｆフロップ回路Ａが七、
トされてその出力端電位Ｖ、がハイレベルになるとＦＥ
’ｆ’ Ｑ ｔはオフになる。これによってコンデン？
Ｃ，ｉｃ充電されていた電荷が抵抗Ｒ１１ｖ Ｒｌｇを
通じて放電されるようになる。
位Ｖ 雪がインバータ２５のスレッシ番ホールド電圧Ｖ
□２忙達することによシフす、ｆフロップ回路Ａが七、
トされてその出力端電位Ｖ、がハイレベルになるとＦＥ
’ｆ’ Ｑ ｔはオフになる。これによってコンデン？
Ｃ，ｉｃ充電されていた電荷が抵抗Ｒ１１ｖ Ｒｌｇを
通じて放電されるようになる。
そして、接続点■の電位ｖ１がインバータ２３のヌレッ
シ轟ホールド電圧Ｖ□、に達ｆると、上述した動作を繰
シ返して所定周期？、で発振することＫなる。このよう
なり口、り用発振回路の発振周期テｓＦｉ、 −− 一 〇 −十 〇 で与えられる。ここでＲ１＜ Ｒ１、＊ Ｒ１２である
とすれば となる。さらに、Ｖ□、 Ｉ＋ｌｌＩ＋ ｖ□２である
とすればＣｑ＃ＫＣ−ＭＯＳ形では容ＩｈＫｖ 、
Ｖ （Ｄ（テ１１ ？ＩＢ ア性を確保し得る。）、 となる。
シ轟ホールド電圧Ｖ□、に達ｆると、上述した動作を繰
シ返して所定周期？、で発振することＫなる。このよう
なり口、り用発振回路の発振周期テｓＦｉ、 −− 一 〇 −十 〇 で与えられる。ここでＲ１＜ Ｒ１、＊ Ｒ１２である
とすれば となる。さらに、Ｖ□、 Ｉ＋ｌｌＩ＋ ｖ□２である
とすればＣｑ＃ＫＣ−ＭＯＳ形では容ＩｈＫｖ 、
Ｖ （Ｄ（テ１１ ？ＩＢ ア性を確保し得る。）、 となる。
このように発振周期Ｔ、は、スレ、シ轟ホールド電圧Ｖ
□１．ｖ□、電源電圧ｖ０成分を含んでいないので、そ
れらの変動の影響を受けずに安定である。
□１．ｖ□、電源電圧ｖ０成分を含んでいないので、そ
れらの変動の影響を受けずに安定である。
菖３図−）〜伽）は以上忙おける各部の波形を示すもの
で、−）、伽）はそれぞれ接続点■、■の電位Ｖ、ｓ
Ｖｚ ？あり、（ｅ） 、 （ｄ）ａそれぞれ４ ンノ
４−タ２４．２５の出力電位ＶｍｌＶ−４で６Ｊ、（、
）社フリツノフロッグ回路Ａの出力端の電位ｖ１でるる
。
で、−）、伽）はそれぞれ接続点■、■の電位Ｖ、ｓ
Ｖｚ ？あり、（ｅ） 、 （ｄ）ａそれぞれ４ ンノ
４−タ２４．２５の出力電位ＶｍｌＶ−４で６Ｊ、（、
）社フリツノフロッグ回路Ａの出力端の電位ｖ１でるる
。
なお、この発明は上記し且つ図示した実施例のみに限足
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
されることなく、この発明の要旨を逸脱しない範囲で種
々の変形や適用が可能であることは言う迄もない。
例えば、第２図（ａ）の発振回路において抵抗ＲＢ＋Ｒ
１ｓを第２図（ｂ）に示す如（ＩＣ内の抵抗て実現し、
時定数成分を外付けの抵抗Ｒ１ｍとコンデンサｃ、（但
しＲｔｓ＜Ｒｔｔ＋Ｒ１１）で決定するようにすれに１
当咳接続部を１端子Ｐ１で実現し得るのでＩＣ化に好都
合である。
１ｓを第２図（ｂ）に示す如（ＩＣ内の抵抗て実現し、
時定数成分を外付けの抵抗Ｒ１ｍとコンデンサｃ、（但
しＲｔｓ＜Ｒｔｔ＋Ｒ１１）で決定するようにすれに１
当咳接続部を１端子Ｐ１で実現し得るのでＩＣ化に好都
合である。
従って、以上詳述したようにこの発明によれは、発振周
期がスレッシ、ホールド電圧および電源電圧の変動を受
けないように改善した信頼性の高い発振回路を提供する
ことができる。
期がスレッシ、ホールド電圧および電源電圧の変動を受
けないように改善した信頼性の高い発振回路を提供する
ことができる。
第１図（ａ） 、 （ｂ）は従来の発振回路を示す回路
図、第２図（＆）はこの発明の一実施例にかかる発振回
路を示す回路図、第２図（ｂ）はこの発明にかかる発振
回路の他の実施例を示す要部の回路図、第３図（ａ）〜
（・）はこの発振回路の各部入力、出力電圧のタイミン
グ図である。 Ａ・・・フリ、ｆフロ、７回路、Ｑｌ・・・ＦＥＴ％ｒ
ｌ＋Ｒ１１ｖ Ｒ１ｍ・・・抵抗、Ｃ！・・・コンデン
サ、２３゜２４．２５・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦第 ２１１ （ｂ） 第３図 吟肖２２）
図、第２図（＆）はこの発明の一実施例にかかる発振回
路を示す回路図、第２図（ｂ）はこの発明にかかる発振
回路の他の実施例を示す要部の回路図、第３図（ａ）〜
（・）はこの発振回路の各部入力、出力電圧のタイミン
グ図である。 Ａ・・・フリ、ｆフロ、７回路、Ｑｌ・・・ＦＥＴ％ｒ
ｌ＋Ｒ１１ｖ Ｒ１ｍ・・・抵抗、Ｃ！・・・コンデン
サ、２３゜２４．２５・・・インバータ。 出願人代理人 弁理士 鈴 江 武 彦第 ２１１ （ｂ） 第３図 吟肖２２）
Claims (1)
- ７リツデフロツ！回路と、このフリップ７０、ｆ回路か
らの出力でオンオフ制御されるスイッチング素子と、こ
のスイッチング素子のオンオフに応じて充放電されや充
放電回路と、この充放電回路の放電電圧を高低の二値電
圧に分圧する分圧回路と、この分圧回路の高電圧出力で
前記フリッｆ７０ッゾ回路をリセットする第１のインバ
ータ回路と、前記分圧回路の低電圧出力で前記フリップ
フロ、１回路をセットする第２のイン／ぐ一夕回路とを
萬備してなることを特徴とする発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161316A JPS5862923A (ja) | 1981-10-09 | 1981-10-09 | 発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56161316A JPS5862923A (ja) | 1981-10-09 | 1981-10-09 | 発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5862923A true JPS5862923A (ja) | 1983-04-14 |
Family
ID=15732774
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56161316A Pending JPS5862923A (ja) | 1981-10-09 | 1981-10-09 | 発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5862923A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020609A1 (en) * | 1996-11-04 | 1998-05-14 | Advanced Micro Devices, Inc. | Low power wake-up system and method |
-
1981
- 1981-10-09 JP JP56161316A patent/JPS5862923A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998020609A1 (en) * | 1996-11-04 | 1998-05-14 | Advanced Micro Devices, Inc. | Low power wake-up system and method |
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