JPS586623A - パワ−オンリセット回路 - Google Patents
パワ−オンリセット回路Info
- Publication number
- JPS586623A JPS586623A JP56104306A JP10430681A JPS586623A JP S586623 A JPS586623 A JP S586623A JP 56104306 A JP56104306 A JP 56104306A JP 10430681 A JP10430681 A JP 10430681A JP S586623 A JPS586623 A JP S586623A
- Authority
- JP
- Japan
- Prior art keywords
- power
- vss
- resistance
- connection point
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- 238000013459 approach Methods 0.000 abstract description 3
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000000630 rising effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、７リツプ７ａツブやシフトレジスタなどのよ
うな順序回路を含む電子装置において、上記順序回路を
電源投入時に所定の状態にリセットする為の回路に関す
る。
うな順序回路を含む電子装置において、上記順序回路を
電源投入時に所定の状態にリセットする為の回路に関す
る。
アリツブ７０ツブやシフトレジスタなどのような順序回
路を含む電子装置にあっては、電源投入と同時に上記各
順序回路を所定の状態にリセットすることが必要とされ
る場合があり、このリセットはリセットパルス発生回路
から出力されるリセットパルスによって行なわれる。
路を含む電子装置にあっては、電源投入と同時に上記各
順序回路を所定の状態にリセットすることが必要とされ
る場合があり、このリセットはリセットパルス発生回路
から出力されるリセットパルスによって行なわれる。
第１図に示す従来のリセットパルス発生回路１は、電源
端子２（ｖｎｎ）と３（ｖｓｓ）との間にコンデンサ４
と抵抗５を直列に接続するとともにこれらの接続点６を
インバーター７の入力端子に接続して構成されており、
上記インバータの出力端子には、例えば、７リツプ７０
ツブ回路８のクリア端子９が接続される。
端子２（ｖｎｎ）と３（ｖｓｓ）との間にコンデンサ４
と抵抗５を直列に接続するとともにこれらの接続点６を
インバーター７の入力端子に接続して構成されており、
上記インバータの出力端子には、例えば、７リツプ７０
ツブ回路８のクリア端子９が接続される。
一般に、電源装置から出力される電源電圧は所定の電圧
に達するまでには、いわゆる立上り時間が存在する。上
記リセットパルス発生回路１では電源装置のもつ立上り
時間が長くなると、上記インバーター７から出力される
リセットパルスの巾が小さくなり、ついには上記リセッ
トパルス発生回路１よりリセットパルスが出力されなく
なる。
に達するまでには、いわゆる立上り時間が存在する。上
記リセットパルス発生回路１では電源装置のもつ立上り
時間が長くなると、上記インバーター７から出力される
リセットパルスの巾が小さくなり、ついには上記リセッ
トパルス発生回路１よりリセットパルスが出力されなく
なる。
これを改善する為に一般には上記リセットパルス発生回
路１の上記コンデンサ４や上記抵抗５の値を大きく選び
これらの値で決まる時定数を大きくするような対策をと
る。
路１の上記コンデンサ４や上記抵抗５の値を大きく選び
これらの値で決まる時定数を大きくするような対策をと
る。
しかし、これら上記コンデンサ４／４）上記抵抗５の値
を大きくしていくと、電源電圧の変動や雑音によりでも
リセットパルスが発生し誤動作の原因となるのでこの方
法には限界がある。
を大きくしていくと、電源電圧の変動や雑音によりでも
リセットパルスが発生し誤動作の原因となるのでこの方
法には限界がある。
本発明は、上記欠点を除宍し、電源電圧の立上り時間の
影響を少なくする為に上記コンデン？４及び上記抵抗５
の値を充分大きくしてもなお電源電圧の変動や雑音に対
し誤動作が起りにくくすることを目的とする。
影響を少なくする為に上記コンデン？４及び上記抵抗５
の値を充分大きくしてもなお電源電圧の変動や雑音に対
し誤動作が起りにくくすることを目的とする。
以下第２図と第３図及び第４図により本発明の詳細な説
明する。
明する。
第２図は本発明の第１０実施例で、電源端子１０（７１
）Ｄ）と１１（マＳＳ）との間にコンデンサ１２と抵抗
１３が直列に接続され、これらの接続点１４にインバー
ター１５０入力端子を接続し、上記抵抗１３と並列にＭ
ｏ８）ランジスタ１４のドレインまたはソースを接続す
ると共に上記インバーター１５の出力端子を上記Ｍｏ８
トツンジスタ１６のゲートに接続する。
）Ｄ）と１１（マＳＳ）との間にコンデンサ１２と抵抗
１３が直列に接続され、これらの接続点１４にインバー
ター１５０入力端子を接続し、上記抵抗１３と並列にＭ
ｏ８）ランジスタ１４のドレインまたはソースを接続す
ると共に上記インバーター１５の出力端子を上記Ｍｏ８
トツンジスタ１６のゲートに接続する。
次に前記第１の実施例により本発明の詳細な説明する。
上記電源端子１０ （ＶＤＤ）及び１１（ＷａＳ）の間
に電源電圧が加えられると、上記コンデンサ１２と上記
抵抗１５の接続点唱４は第４図（−）に示すように、ま
ず電源電圧の立上りと共にｖＳＳレベルよりＶＤＤレベ
ルに近づいた後、再びしだいにｖＢｓレベルに近づくが
、上記インバーター１５０反転レベルＶ！に致ると、第
４図Ｃｂ’）に示すように上記インバーター１５の出力
端子はｖａｔｓレベルからＶＤＤレベルへと反転し、比
較的オン抵抗が低く作られた上記ＭＯ！ｉ）ランジスタ
１６がオンし、上記接続点１４と上記電源端子１１ （
７８Ｂ）との間の抵抗は下がり上記接続点１４０レベル
は速やかにｖＢｓレベルとなる。ここで上記インバータ
ー１５が反転するまでの時間ｔ、は、上記コンデンサ１
２及び上記抵抗１５によりて決まり、−担リセットパル
スが出力され上記インバーター１５が反転した後は、比
較的低いオン抵抗を持つ上記Ｍｏ８トツンジスタ１６に
よって上記接続点１４はｖｓ８レベルに保たれる。
に電源電圧が加えられると、上記コンデンサ１２と上記
抵抗１５の接続点唱４は第４図（−）に示すように、ま
ず電源電圧の立上りと共にｖＳＳレベルよりＶＤＤレベ
ルに近づいた後、再びしだいにｖＢｓレベルに近づくが
、上記インバーター１５０反転レベルＶ！に致ると、第
４図Ｃｂ’）に示すように上記インバーター１５の出力
端子はｖａｔｓレベルからＶＤＤレベルへと反転し、比
較的オン抵抗が低く作られた上記ＭＯ！ｉ）ランジスタ
１６がオンし、上記接続点１４と上記電源端子１１ （
７８Ｂ）との間の抵抗は下がり上記接続点１４０レベル
は速やかにｖＢｓレベルとなる。ここで上記インバータ
ー１５が反転するまでの時間ｔ、は、上記コンデンサ１
２及び上記抵抗１５によりて決まり、−担リセットパル
スが出力され上記インバーター１５が反転した後は、比
較的低いオン抵抗を持つ上記Ｍｏ８トツンジスタ１６に
よって上記接続点１４はｖｓ８レベルに保たれる。
また、第３図は本発明の第２の実施例であり抵抗をＭ０
８トランジスタに代えたものである。動作は第２ｖ！Ｊ
の場合と同様である。
８トランジスタに代えたものである。動作は第２ｖ！Ｊ
の場合と同様である。
尚、上記説明ではＭｏ１）ランジスタは、■チャンネル
トランジスタを用いて説明したが本発明はこれに限定さ
れることなくｒチャンネルトランジスタも適用できるこ
とは明らかである。
トランジスタを用いて説明したが本発明はこれに限定さ
れることなくｒチャンネルトランジスタも適用できるこ
とは明らかである。
以上述べた様に本発明によれば、電源電圧の立上り時間
の影響を少なくする為にコンデンサ及び抵抗の値を充分
に大きくしても電源電圧の変動や雑音に対して安定に保
たれる効果があり、第３図の実施例では抵抗の代りにＭ
ｏ８）ランジスタを用いることにより、より小さい面積
で第２図の実施例と同様の効果またはそれ以上の効果が
ある。
の影響を少なくする為にコンデンサ及び抵抗の値を充分
に大きくしても電源電圧の変動や雑音に対して安定に保
たれる効果があり、第３図の実施例では抵抗の代りにＭ
ｏ８）ランジスタを用いることにより、より小さい面積
で第２図の実施例と同様の効果またはそれ以上の効果が
ある。
第１図は従来のパワーオンリセット回路の回路図、第２
図は本発明に従う第１の実施例の回路図、第５図は本発
明に従う第２の実施例の回路図、第４図（１）と（ｈ）
はそれぞれ本実明第１の実施例の接続点１４の電圧とイ
ンバーター１５の出力電圧を示すタイムチャートである
。 １０．１１・・・・・・電源端子 １２・・・・・・コンデンサ １Ｂ−・・・・・抵 抗 １５−−−−−・インバーター １６・・・・・・ＭＯｇ）ランジスタ 以上 出願人 株式会社第二精工台 代理人 弁理士 最上 務 第１図 ＼３ 第２図
図は本発明に従う第１の実施例の回路図、第５図は本発
明に従う第２の実施例の回路図、第４図（１）と（ｈ）
はそれぞれ本実明第１の実施例の接続点１４の電圧とイ
ンバーター１５の出力電圧を示すタイムチャートである
。 １０．１１・・・・・・電源端子 １２・・・・・・コンデンサ １Ｂ−・・・・・抵 抗 １５−−−−−・インバーター １６・・・・・・ＭＯｇ）ランジスタ 以上 出願人 株式会社第二精工台 代理人 弁理士 最上 務 第１図 ＼３ 第２図
Claims (1)
- 【特許請求の範囲】 （１） コンデン量と抵抗とを直列に接続すると共に
、前記コンデンサと抵抗との接続点にインバータの入力
端子を接続し、また前記接続点に前記抵抗と並列に第１
のＭｏ８）ランジスタのソースまたはドレインを接続す
ると共に、前記インバータの出力端子を前記Ｍｏ１）ラ
ンジスタのゲートに接続したことを特徴とするパワーオ
ンリセット回路側） 前記抵抗が抵抗として働くように
ゲートがバイアスされた第２のＭｏ８）ランジスタであ
ることを特徴とする特許請求の範囲第１項記載のパワー
オンリセット回路。 （ａ） 前記第２のＭｏ８）ランジスタのゲートが前
記コンデンサーと抵抗との接続点に接続されていること
を特徴とする特許請求の範囲第２項記載のパワーオンリ
セット回路。 （４）前記第２のＭｏ１ｌ）ランジスタのゲーＦがｖＤ
ｌｌに接続されていることを特徴とする特許請求の範囲
第２項記載のパワーオンリセット回路。 （５）前記第２のＭｏ８）ツンジスタのゲージがＶ−−
に接続されていることを特徴とする特許請求の範囲第２
項記載のパワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104306A JPS586623A (ja) | 1981-07-02 | 1981-07-02 | パワ−オンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56104306A JPS586623A (ja) | 1981-07-02 | 1981-07-02 | パワ−オンリセット回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS586623A true JPS586623A (ja) | 1983-01-14 |
| JPH0347609B2 JPH0347609B2 (ja) | 1991-07-19 |
Family
ID=14377232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56104306A Granted JPS586623A (ja) | 1981-07-02 | 1981-07-02 | パワ−オンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586623A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166546A (en) * | 1991-01-23 | 1992-11-24 | Siemens Aktiengesellschaft | Integrated circuit for generating a reset signal |
| US5812007A (en) * | 1992-10-07 | 1998-09-22 | Siemens Aktiengesellschaft | System for transmitting binary signals over a signal line |
-
1981
- 1981-07-02 JP JP56104306A patent/JPS586623A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5166546A (en) * | 1991-01-23 | 1992-11-24 | Siemens Aktiengesellschaft | Integrated circuit for generating a reset signal |
| US5812007A (en) * | 1992-10-07 | 1998-09-22 | Siemens Aktiengesellschaft | System for transmitting binary signals over a signal line |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0347609B2 (ja) | 1991-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4757214A (en) | Pulse generator circuit | |
| JPH0468861B2 (ja) | ||
| JPS6153759A (ja) | 発振回路 | |
| US4430581A (en) | Semiconductor substrate bias circuit | |
| JPH05175811A (ja) | パワーオンリセット回路 | |
| EP0259861A1 (en) | Buffer circuit operable with reduced power consumption | |
| KR910008941B1 (ko) | 입력신호 변화를 검출하는 회로를 지닌 반도체 집적회로 | |
| JPH0258806B2 (ja) | ||
| JPS586623A (ja) | パワ−オンリセット回路 | |
| JP2527050B2 (ja) | 半導体メモリ用センスアンプ回路 | |
| JPS60111391A (ja) | 半導体出力回路 | |
| JP2926921B2 (ja) | パワーオンリセット回路 | |
| JPH0444330A (ja) | 電荷転送素子の入力バイアス回路 | |
| JPH05299982A (ja) | リングオシレータ | |
| CN115133909B (zh) | 低频振荡电路、振荡器、电源及电子设备 | |
| JPH0316648B2 (ja) | ||
| JPH03102911A (ja) | クロック信号発生回路 | |
| JPS61150515A (ja) | 半導体集積回路 | |
| JP2511537B2 (ja) | パワ−オンリセツト回路 | |
| JPS61123167A (ja) | 半導体集積回路 | |
| JP2779581B2 (ja) | マイクロプロセッサー用のリセット信号発生回路 | |
| JPS63172505A (ja) | 発振停止機能付ｃｍｏｓゲ−トアレイ発振回路装置 | |
| JPS596607A (ja) | 差動増幅回路 | |
| JPS61296817A (ja) | パワ−オン・リセツト回路 | |
| JPS6243367B2 (ja) |