JPS5871641A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5871641A JPS5871641A JP56170524A JP17052481A JPS5871641A JP S5871641 A JPS5871641 A JP S5871641A JP 56170524 A JP56170524 A JP 56170524A JP 17052481 A JP17052481 A JP 17052481A JP S5871641 A JPS5871641 A JP S5871641A
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関し、特にシリコン（
Ｓｉ）基板上にエピタキシャル層を形成する半導体集積
回路において、半導体集積回路を構成する素子間分離帯
領域ｊよびその領域を含む表面番こ形成する酸化シリコ
ン（Ｓｌ ０２）膜に関する。
Ｓｉ）基板上にエピタキシャル層を形成する半導体集積
回路において、半導体集積回路を構成する素子間分離帯
領域ｊよびその領域を含む表面番こ形成する酸化シリコ
ン（Ｓｌ ０２）膜に関する。
一般に、半導体集積回路を製造する場合、半導体素子領
域以外の表面上には厚いＳｔへ膜（フィールド酸化層と
称される）を形成することが多い。
域以外の表面上には厚いＳｔへ膜（フィールド酸化層と
称される）を形成することが多い。
その主目的は上面に形成する配線層とエビタ中シャに層
を含む基板との間の寄生容量を減少させるためである。
を含む基板との間の寄生容量を減少させるためである。
また、半導体素子相互間に寄生効果があられれないよう
に、エピタキシャル層とは逆４−ｅ１１．型で、シリコ
ン基板とは同一導電型の素子間分離領域が形成される。
に、エピタキシャル層とは逆４−ｅ１１．型で、シリコ
ン基板とは同一導電型の素子間分離領域が形成される。
第１図は、このような通称Ｏ５Ｔ構造とよばれるバイポ
ーラ半導体素子領域の断面図な示しており、ｌはＰＷＳ
ｉＪｉ板、２はｎ型エピタキシ’ｒｎＩ層。
ーラ半導体素子領域の断面図な示しており、ｌはＰＷＳ
ｉＪｉ板、２はｎ型エピタキシ’ｒｎＩ層。
３はコレクタのシリーズ抵抗を減少させるために設けた
ｎ＋型埋没層、４はＰａｌベース領域、５はｎ型エミッ
タ領域、６Ａ、６Ｂ、６Ｃは厚いＳｉＯ□膜。
ｎ＋型埋没層、４はＰａｌベース領域、５はｎ型エミッ
タ領域、６Ａ、６Ｂ、６Ｃは厚いＳｉＯ□膜。
７はＰ型素子間分離帯領域、また８はコレクタコンタク
ト＠＠、９は半導体素子の表面を保護するためのＳｉ
Ｏ，膜である。
ト＠＠、９は半導体素子の表面を保護するためのＳｉ
Ｏ，膜である。
このような構造暑こ形成するための、従来の製造工程順
断面図を第２図ないしＩＩ６図に示す。先づ第２ｍに示
すようにｎ−型埋没層３を有するＰ型Ｓｔ基板ｌ上にｎ
型エピタキシャル層２を形成し、そのエピタキシャル層
２上に薄いＳｉ Ｏ，ｉｌｌ １０を介して窒化シリコ
ン（Ｓｉｌ Ｎ４ ） ［ｕの所定パターンを形成する
。このＳｉＯ，族１０を介在させる理由は、直接Ｓｉ、
Ｎ４膜１１をエピタキシャル層上に被着すれば、ストレ
スによる結晶欠陥が基板画に形成され、そこに素子を作
るとコレクタ エミッタリークなどが発生し易くて、品
質の高い半導体素子を形成することが離しいためで、そ
の基板のストレスをなくする緩衝層の役目をさせるのが
５ｉＯ１膜ｌＯである。図において、Ａ部分は素子間分
離帯形成領域。
断面図を第２図ないしＩＩ６図に示す。先づ第２ｍに示
すようにｎ−型埋没層３を有するＰ型Ｓｔ基板ｌ上にｎ
型エピタキシャル層２を形成し、そのエピタキシャル層
２上に薄いＳｉ Ｏ，ｉｌｌ １０を介して窒化シリコ
ン（Ｓｉｌ Ｎ４ ） ［ｕの所定パターンを形成する
。このＳｉＯ，族１０を介在させる理由は、直接Ｓｉ、
Ｎ４膜１１をエピタキシャル層上に被着すれば、ストレ
スによる結晶欠陥が基板画に形成され、そこに素子を作
るとコレクタ エミッタリークなどが発生し易くて、品
質の高い半導体素子を形成することが離しいためで、そ
の基板のストレスをなくする緩衝層の役目をさせるのが
５ｉＯ１膜ｌＯである。図において、Ａ部分は素子間分
離帯形成領域。
８部分は半導体素子のベース形成領域、Ｃ部分はコレク
タ・コンタクト形成領域を示す。
タ・コンタクト形成領域を示す。
次に、第３ｆｉに示すように、温度１０００℃、２〜３
時間熱酸化し、上記５ｉｌＮ４膜１１をマスクとして、
膜厚８ｏ＋７＋遥の厚い５１０．！１１２を形成する。
時間熱酸化し、上記５ｉｌＮ４膜１１をマスクとして、
膜厚８ｏ＋７＋遥の厚い５１０．！１１２を形成する。
次に、素子間分離帯形成領域以外の箇所に）ｔトレジス
ト膜マスクを形成して、素子間分離帯値域領域壷こＳ巣
（Ｂ゛）イオンを注入し、１１４図に示すように高濃度
のＰ”ｌ１層１３を形成する。コレクタ・コンタクト形
成領域以外の箇所にフォトレジスト膜マスクを形成して
、コレクタ・コンタクト形成領域に、燐（Ｐ＋）イオン
を注入し、＃ｌ４ｗ１に示すように高濃度のｎ＋型層１
４を形成する。
ト膜マスクを形成して、素子間分離帯値域領域壷こＳ巣
（Ｂ゛）イオンを注入し、１１４図に示すように高濃度
のＰ”ｌ１層１３を形成する。コレクタ・コンタクト形
成領域以外の箇所にフォトレジスト膜マスクを形成して
、コレクタ・コンタクト形成領域に、燐（Ｐ＋）イオン
を注入し、＃ｌ４ｗ１に示すように高濃度のｎ＋型層１
４を形成する。
次に、第５図醗こ示すように熱処理して素子間分離帯値
域δおよびコレクタ・コンタクト！［１６を一定し１次
に１１６１１に示すように熱燐酸にてＳｉ３Ｎ４膜１１
をエツチング除去し、更に弗酸にてｓｉｏ□１ｉｌ１２
およびＳｉｎ、腰１０をエツチングする。弗酸によるＳ
ｔ Ｏ，膜のエツチング量は膜厚２０００λ程度で、こ
れは表向の平坦化と清浄化を意図したものである。そう
すると、図のように膜厚数１００＾の薄い５ｉＯｊ膜１
０は消失するため、次に、第７図に示すように再度酸化
熱処理して膜厚１０ｉ）０＾の新しいＳｉへ模１７を素
子間分離帯領域およびベース形成領域、コレクタ・コン
タクト領域１番こ形成し、以下ベース領域１８．エミッ
タ領域１９を順次に形成する。
域δおよびコレクタ・コンタクト！［１６を一定し１次
に１１６１１に示すように熱燐酸にてＳｉ３Ｎ４膜１１
をエツチング除去し、更に弗酸にてｓｉｏ□１ｉｌ１２
およびＳｉｎ、腰１０をエツチングする。弗酸によるＳ
ｔ Ｏ，膜のエツチング量は膜厚２０００λ程度で、こ
れは表向の平坦化と清浄化を意図したものである。そう
すると、図のように膜厚数１００＾の薄い５ｉＯｊ膜１
０は消失するため、次に、第７図に示すように再度酸化
熱処理して膜厚１０ｉ）０＾の新しいＳｉへ模１７を素
子間分離帯領域およびベース形成領域、コレクタ・コン
タクト領域１番こ形成し、以下ベース領域１８．エミッ
タ領域１９を順次に形成する。
このようにして、バイポーラ半導体素子が形成されるが
、素子間分離帯領域上の５ｉ０！［１７はベース領域、
コレクタコンタクト領域などと同じく表面を保護する目
的であるから、膜厚１０υ０λの厚さであり、このよう
な薄いＳｆＯ□展上に配線電極を形成すれば、基板との
間に寄生容蓋が発生して、素子の特性、特に動作速度を
劣化させる欠点がある。又素子間分離帯値域は集積回路
表面上で相当広い面積を占めており、且つ厚い５ｉ０１
膜１２Ｈ分は膜厚７０（ト）１の厚さで、阿者の段差が
著しくて、′これらの上面に設けた配線［極はその断線
が助長される傾向にある。
、素子間分離帯領域上の５ｉ０！［１７はベース領域、
コレクタコンタクト領域などと同じく表面を保護する目
的であるから、膜厚１０υ０λの厚さであり、このよう
な薄いＳｆＯ□展上に配線電極を形成すれば、基板との
間に寄生容蓋が発生して、素子の特性、特に動作速度を
劣化させる欠点がある。又素子間分離帯値域は集積回路
表面上で相当広い面積を占めており、且つ厚い５ｉ０１
膜１２Ｈ分は膜厚７０（ト）１の厚さで、阿者の段差が
著しくて、′これらの上面に設けた配線［極はその断線
が助長される傾向にある。
本発明はこのような欠点を除去することを目的としてお
り、その特徴は厚いＳｉＯ□膜を２工程に分割し熱地理
して所定の膜厚とし、そのうち１１２の熱酸化処理工程
において、素子間分離帯領域を形成すると同時に、該素
子間分離帯領域上にも厚い５ｉ０１膜を形成させる半導
体装置の製造方法を提案するもので、以下ｗＪＷＪを参
照して詳細に説明する。
り、その特徴は厚いＳｉＯ□膜を２工程に分割し熱地理
して所定の膜厚とし、そのうち１１２の熱酸化処理工程
において、素子間分離帯領域を形成すると同時に、該素
子間分離帯領域上にも厚い５ｉ０１膜を形成させる半導
体装置の製造方法を提案するもので、以下ｗＪＷＪを参
照して詳細に説明する。
第８ＷＡないし第１４図は本発明にが＼る製造方法の工
程順断面図を示している。先づ、第８図に示すよう曇こ
ｎ″ｍ埋没層幻を有するＰ型ｓ１基板２１上に高抵抗の
ｎ型エピタキシャル層２２を形成する。ここで、埋没層
幻は高濃度であるからエピタキシャル層成長中に多少這
い１抄現像を生じ、図はそれな示している。そして、エ
ピタキシャル層曇こ形成する素子間分離帯形成領域Ｅ、
ベース形成領域Ｇ。
程順断面図を示している。先づ、第８図に示すよう曇こ
ｎ″ｍ埋没層幻を有するＰ型ｓ１基板２１上に高抵抗の
ｎ型エピタキシャル層２２を形成する。ここで、埋没層
幻は高濃度であるからエピタキシャル層成長中に多少這
い１抄現像を生じ、図はそれな示している。そして、エ
ピタキシャル層曇こ形成する素子間分離帯形成領域Ｅ、
ベース形成領域Ｇ。
コレクタコンタクト形成＃Ｉｉ域Ｆ上に膜厚３００ ｉ
のＳｊ Ｏｓ ＩＩ ２４ ヲ介Ｌ”Ｃ１躾厚７００
Ｘ （Ｄ Ｓｉ、Ｎ４１１［２５Ａ。
のＳｊ Ｏｓ ＩＩ ２４ ヲ介Ｌ”Ｃ１躾厚７００
Ｘ （Ｄ Ｓｉ、Ｎ４１１［２５Ａ。
２５８．２５Ｃをそれぞれパターンニングして形成する
。これらのＳｊ Ｏ，膜２４およびＳｆ、 Ｎ、 Ｍ
２５は同じ気相ｉＩｔ＆装置により、送入ガスを変えて
被着させることができる。
。これらのＳｊ Ｏ，膜２４およびＳｆ、 Ｎ、 Ｍ
２５は同じ気相ｉＩｔ＆装置により、送入ガスを変えて
被着させることができる。
次に、第９図に示すように５５ Ｎ４換２５Ａ、 ２５
Ｂ。
Ｂ。
２５Ｃをマスクとして、膜厚４０００＾の厚い５１０．
膜圧を熱酸化して形成する。次に第１０５１に示すよう
に菓子閏分離帯形成領域Ｅ上に形成した引ｓ Ｎｓ Ｍ
２５Ａ以外の誼所にフォトレジストｌｌ１ａｔ−形成
した後、プラズマエツチングを行なって上記Ｓｔ、 Ｎ
４膜２５Ａを除去し、この素子間分離帯形成領域に備素
（止）イオンを注入して、Ｐ÷型層詔を形成する。注入
電圧は３０Ｋ（ＩＶと低い電圧で注入し、ドーズ墓は５
膜１吋−程度にする。
膜圧を熱酸化して形成する。次に第１０５１に示すよう
に菓子閏分離帯形成領域Ｅ上に形成した引ｓ Ｎｓ Ｍ
２５Ａ以外の誼所にフォトレジストｌｌ１ａｔ−形成
した後、プラズマエツチングを行なって上記Ｓｔ、 Ｎ
４膜２５Ａを除去し、この素子間分離帯形成領域に備素
（止）イオンを注入して、Ｐ÷型層詔を形成する。注入
電圧は３０Ｋ（ＩＶと低い電圧で注入し、ドーズ墓は５
膜１吋−程度にする。
次に、第１１図に示すように、フォトレジスト膜！を除
去した後、温度１０００℃で２〜３時間熱酸化して、素
子間分離帯領域２９を画定する。また同時に素子間分離
帯領域器上に膜厚７０００λの厚いＳｉｎ、膜３０を形
成する。且つ、他のＳｉｎｇ膜加も膜圧酸化されて膜厚
４０００λから膜厚８２００スに厚く形成される。この
様に既に膜厚４０＋）ＯＸの５ｉ０２膜が形成されてい
ると、酸化がおそくなるので、新しいＳｉ面に膜厚７０
ｆ）ＣはのＳ１０．膜が形成されても、ｊｌＩｉ！厚４
２（１０Ａしか生成されずに、都合８２００λの厚さと
なる。
去した後、温度１０００℃で２〜３時間熱酸化して、素
子間分離帯領域２９を画定する。また同時に素子間分離
帯領域器上に膜厚７０００λの厚いＳｉｎ、膜３０を形
成する。且つ、他のＳｉｎｇ膜加も膜圧酸化されて膜厚
４０００λから膜厚８２００スに厚く形成される。この
様に既に膜厚４０＋）ＯＸの５ｉ０２膜が形成されてい
ると、酸化がおそくなるので、新しいＳｉ面に膜厚７０
ｆ）ＣはのＳ１０．膜が形成されても、ｊｌＩｉ！厚４
２（１０Ａしか生成されずに、都合８２００λの厚さと
なる。
このようにして第２の熱酸化処理を行なった後、次に１
ｉＧ１２１１ｊこ示すよう番こコレクタコンタクト形成
領域Ｆ上に形成したＳｉ３ Ｎ４膜２５ｃ以外の一所を
こフォトレジスト膜３１を形成し、これをマスクとして
５ｉＩＮ、膜２５ｅ上からこのコレクタコンタクト形成
値域に燐ＣＰ”）イオンを注入して、ｎ＋型層羽な形成
する。この場合、燐イオンの注入はＳｉｌ Ｎ４ 農２
５ ｃを透過させるため、１００Ｋａｖ程度の＾注入電
圧を用いる。上記−索イオン注入の際には、５ｉｌＮ４
膜２５Ａを除去して低注入電圧としたが、これは注入阻
止層としてのＳｉ ０２ｇ ２６が膜厚４０００＾と比
較的薄かったため、それを透過しないように配慮したた
めである。しかし、燐イオン注入の場合はｓｉｏ２Ｍ２
６．３０がＩｎｋ ｌＩＩ ７ｏｏｏスアルイは８２０
０ ＸとＪＰイカら注入′−圧な加減する必要はない。
ｉＧ１２１１ｊこ示すよう番こコレクタコンタクト形成
領域Ｆ上に形成したＳｉ３ Ｎ４膜２５ｃ以外の一所を
こフォトレジスト膜３１を形成し、これをマスクとして
５ｉＩＮ、膜２５ｅ上からこのコレクタコンタクト形成
値域に燐ＣＰ”）イオンを注入して、ｎ＋型層羽な形成
する。この場合、燐イオンの注入はＳｉｌ Ｎ４ 農２
５ ｃを透過させるため、１００Ｋａｖ程度の＾注入電
圧を用いる。上記−索イオン注入の際には、５ｉｌＮ４
膜２５Ａを除去して低注入電圧としたが、これは注入阻
止層としてのＳｉ ０２ｇ ２６が膜厚４０００＾と比
較的薄かったため、それを透過しないように配慮したた
めである。しかし、燐イオン注入の場合はｓｉｏ２Ｍ２
６．３０がＩｎｋ ｌＩＩ ７ｏｏｏスアルイは８２０
０ ＸとＪＰイカら注入′−圧な加減する必要はない。
次に、第１３図に示すように、フォトレジスト族３１を
除去した後、熱処理して、コレクタコンタクト領域おを
一定し、埋没層おに到達させる。史にＳｉ３ Ｎ、朕２
５Ｂを絃表し、次いで弗酸にてＳｉ６膜あおよびＳｉＯ
□ｄ１．３０をエツチングする。その工、チング菫は２
帖以でそうすればＳｉｎｇ膜２４は消失するが、これは
従来法と同じく表面の平坦化を主目的としたものである
２ 以降は従来法と同様で、第１４図に丞すように膜厚１１
Ｊｕｔｌ Ａの新しいＳｉ０ｇ膜あをベース形成領域Ｇ
。
除去した後、熱処理して、コレクタコンタクト領域おを
一定し、埋没層おに到達させる。史にＳｉ３ Ｎ、朕２
５Ｂを絃表し、次いで弗酸にてＳｉ６膜あおよびＳｉＯ
□ｄ１．３０をエツチングする。その工、チング菫は２
帖以でそうすればＳｉｎｇ膜２４は消失するが、これは
従来法と同じく表面の平坦化を主目的としたものである
２ 以降は従来法と同様で、第１４図に丞すように膜厚１１
Ｊｕｔｌ Ａの新しいＳｉ０ｇ膜あをベース形成領域Ｇ
。
コレクタコンタクト領域Ｆ、その他の領域上に形成し、
次いでフォトレジスト膜マスクを用いてベース領域３５
．エミッタ領域３６をイオン注入法にて形成して、バイ
ポーラ半導体素子が完成される以上が本発明にか−る実
施例の製造方法であるが、このように２回に分割して熱
酸化すること番こより、第２回の熱酸化処理工程で素子
間分離帯領域上にも膜＃ ７（１（１０λの厚いＳｉｎ
、膜３０を形成する。
次いでフォトレジスト膜マスクを用いてベース領域３５
．エミッタ領域３６をイオン注入法にて形成して、バイ
ポーラ半導体素子が完成される以上が本発明にか−る実
施例の製造方法であるが、このように２回に分割して熱
酸化すること番こより、第２回の熱酸化処理工程で素子
間分離帯領域上にも膜＃ ７（１（１０λの厚いＳｉｎ
、膜３０を形成する。
そうすれば、従来からの厚いＳｉＯ，Ｐ＆２６と本発明
によって形成される厚い５ｉ０２１Ｉｋ３ｏ上に配線電
極が設けられて、基板との間に生ずる寄生容量は減少し
、素子特性を改善し、スイッチング速度を向上させるこ
とができる。
によって形成される厚い５ｉ０２１Ｉｋ３ｏ上に配線電
極が設けられて、基板との間に生ずる寄生容量は減少し
、素子特性を改善し、スイッチング速度を向上させるこ
とができる。
尚、Ｓ１ｇ Ｎ４ ＠ ３５の下に薄いＳｉＯ□腺２４
全２４させない場合には、従来法と同様に＃ｌ初に膜ｉ
１ ｓｏｏ。
全２４させない場合には、従来法と同様に＃ｌ初に膜ｉ
１ ｓｏｏ。
又の厚いＳｉＯ□膜ｔｔ形成した後、本発明と同じよう
に素子間分離帯領域の形成と同時にその上Ｇこ厚いＳｉ
Ｏ，膜を形成する方法が用いられている、その場合に
は、敏初に形成した上記膜厚８ＵＯ１ｌＡのＳｉＯｘ膜
は、表面の平坦化のため、直ぐ次工程で、Ｓｉ３ Ｎ４
パターンを残したまｂ、ＳｉＯ□膜をエツチングして、
その後酸化膜を再成長させている。しかし、本発明のよ
うにＳｉ、 Ｎ４膜の下に藩いＳｔＯ，膜が介在すれば
、その工程では、Ｓｉｓ Ｎ＊！１４下のＳｔ Ｏ，膜
もエツチングされて、Ｓｌｓ Ｎａｇがはがれて、Ｓｔ
。
に素子間分離帯領域の形成と同時にその上Ｇこ厚いＳｉ
Ｏ，膜を形成する方法が用いられている、その場合に
は、敏初に形成した上記膜厚８ＵＯ１ｌＡのＳｉＯｘ膜
は、表面の平坦化のため、直ぐ次工程で、Ｓｉ３ Ｎ４
パターンを残したまｂ、ＳｉＯ□膜をエツチングして、
その後酸化膜を再成長させている。しかし、本発明のよ
うにＳｉ、 Ｎ４膜の下に藩いＳｔＯ，膜が介在すれば
、その工程では、Ｓｉｓ Ｎ＊！１４下のＳｔ Ｏ，膜
もエツチングされて、Ｓｌｓ Ｎａｇがはがれて、Ｓｔ
。
Ｎ４１１マスクのパターンを傷つけることになる。従っ
て、表向の平坦化のためには窒化膜の除去後、酸化膜を
全面エツチングすることになるが、そのエツチング量が
大きすぎるとシリコン突出面の周囲に溝ができ、顔部に
て断線が生ずる。
て、表向の平坦化のためには窒化膜の除去後、酸化膜を
全面エツチングすることになるが、そのエツチング量が
大きすぎるとシリコン突出面の周囲に溝ができ、顔部に
て断線が生ずる。
素子間分離帯領域での配線の寄生容量を小さくし、且つ
、顔部での配線の断線が生ずることのないように、本発
明では２囲に分けて層いＳｔＯ，膜を形成するものであ
る。
、顔部での配線の断線が生ずることのないように、本発
明では２囲に分けて層いＳｔＯ，膜を形成するものであ
る。
このように、本発明は素子領域にストレスを与えること
のないように薄いＳｔＯ，膜を介在させた５ｔ３Ｎ＊膜
マスクを用い、且つ素子間分離帯領域上にも厚い５ｉｏ
Ｊ農を形成する製造方法であり、半導体集積回路の高品
質化に極めて貢献するものである。
のないように薄いＳｔＯ，膜を介在させた５ｔ３Ｎ＊膜
マスクを用い、且つ素子間分離帯領域上にも厚い５ｉｏ
Ｊ農を形成する製造方法であり、半導体集積回路の高品
質化に極めて貢献するものである。
又、上記実施例とは逆導電型の半導体集積回路にも適用
できることは言うまでもない、。
できることは言うまでもない、。
第１図は従来の半導体装置断面構造図、第２図ないし第
７図はその工程順断面図、第８図ないし第１４図は本発
明醗こか＼る製造方法の工程順断面図である。 図中Ａ１．２１はＰ型Ｓｔ基板、２．２２はｎ型エピタ
午シャル層、３，２３はｒ型埋設層、４． ＩＬ ３５
はと型ペース′ｆＡ域、５．３６はｎ１型エミツタ領域
、６、１２．２６は厚い５１０１躾、７．１５．２９は
Ｐ中型素子間分離？ＩＩ物領域、１０．２４はＳｉｌ
Ｎ４膜Ｆに介在させる薄いＳｉｎ、膜、１１．２５は５
ｊｓｈＬ＃、 １６．３３はコレクタコンタクト１４Ｍ
、、２７．３１はフォトレジスト族、３０は素子間分離
４Ｉｒ−埴土の厚いＳ１０．膜をポしている。 第１図 第２図 第３図 第−４図 第５図 第６図 第７図 第８図 第９図
７図はその工程順断面図、第８図ないし第１４図は本発
明醗こか＼る製造方法の工程順断面図である。 図中Ａ１．２１はＰ型Ｓｔ基板、２．２２はｎ型エピタ
午シャル層、３，２３はｒ型埋設層、４． ＩＬ ３５
はと型ペース′ｆＡ域、５．３６はｎ１型エミツタ領域
、６、１２．２６は厚い５１０１躾、７．１５．２９は
Ｐ中型素子間分離？ＩＩ物領域、１０．２４はＳｉｌ
Ｎ４膜Ｆに介在させる薄いＳｉｎ、膜、１１．２５は５
ｊｓｈＬ＃、 １６．３３はコレクタコンタクト１４Ｍ
、、２７．３１はフォトレジスト族、３０は素子間分離
４Ｉｒ−埴土の厚いＳ１０．膜をポしている。 第１図 第２図 第３図 第−４図 第５図 第６図 第７図 第８図 第９図
Claims (1)
- シリコン基板上に形成したシリコンエピタキシャル層の
半導体素子形成予定領域上および素子間分離帯形成予定
領域上に、薄い酸化シリコン膜を介して窒化シリコン族
の所定パターンを形成した後、該窒化シリコン膜をマス
クとしてエピタキシャル層上に厚い酸化シリコン族を形
成する工程と、その後素子間分離帯形成予定領域上の窒
化シリコン族を除去した後、該素子間分離帯形成予定領
域に所定の不純物を注入し、次いで、熱酸化処理な行な
って、素子間分離帯領域を一定すると共に、該索子関分
離帯領域上に厚い酸化シリコン族を形成し、同時に上記
厚い酸化シリコン膜な更に厚い酸化シリコン膜とする工
程が含まれることを特徴とする半導体装置の製造方法
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56170524A JPS5871641A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56170524A JPS5871641A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5871641A true JPS5871641A (ja) | 1983-04-28 |
Family
ID=15906531
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56170524A Pending JPS5871641A (ja) | 1981-10-23 | 1981-10-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5871641A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143048A (en) * | 1979-04-25 | 1980-11-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS55160444A (en) * | 1979-05-31 | 1980-12-13 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1981
- 1981-10-23 JP JP56170524A patent/JPS5871641A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55143048A (en) * | 1979-04-25 | 1980-11-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS55160444A (en) * | 1979-05-31 | 1980-12-13 | Fujitsu Ltd | Manufacture of semiconductor device |
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