JPS5874077A - 縦型４極高周波ｍｏｓ電界効果トランジスタ - Google Patents
縦型４極高周波ｍｏｓ電界効果トランジスタInfo
- Publication number
- JPS5874077A JPS5874077A JP56172244A JP17224481A JPS5874077A JP S5874077 A JPS5874077 A JP S5874077A JP 56172244 A JP56172244 A JP 56172244A JP 17224481 A JP17224481 A JP 17224481A JP S5874077 A JPS5874077 A JP S5874077A
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- JP
- Japan
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- well
- source
- region
- conductivity type
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/60—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD]
- H10D89/601—Integrated devices comprising arrangements for electrical or thermal protection, e.g. protection circuits against electrostatic discharge [ESD] for devices having insulated gate electrodes, e.g. for IGFETs or IGBTs
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１１Ｗｉ４極高周波ＭＯ８電界効果トランジス
タに関する。
タに関する。
従来、良く知られているように、４極ＭＯ８電界効果ト
ランジスタは２０ＭＯ８電界効果トランジスタ（以下Ｍ
Ｏ８ＦＥＴと配す）が縦列接続された岬価回路で表わせ
るものである。２つのＭｌ）８ＦＥＴのうちの第１のＭ
ＯＳＦＥＴは増幅作用をし、第２のＭＯＳＦＥＴは高周
波動作を行うのであるが、第１のＭＯＳＦＥＴの増幅作
用により第２のＭＯＳＦＥＴの帰還容量Ｃ１）Ｄを低減
させてお夛、これによ〕高高波波動に適する構成となっ
ている。
ランジスタは２０ＭＯ８電界効果トランジスタ（以下Ｍ
Ｏ８ＦＥＴと配す）が縦列接続された岬価回路で表わせ
るものである。２つのＭｌ）８ＦＥＴのうちの第１のＭ
ＯＳＦＥＴは増幅作用をし、第２のＭＯＳＦＥＴは高周
波動作を行うのであるが、第１のＭＯＳＦＥＴの増幅作
用により第２のＭＯＳＦＥＴの帰還容量Ｃ１）Ｄを低減
させてお夛、これによ〕高高波波動に適する構成となっ
ている。
従来、４極Ｍ０８ＦＥＴは横型構造のものが主であ夛、
電極が半導体基板の一生面からのみ取出され、電流は基
板表面和平行に流れる構造のものでありえ・ヒのため、
高耐圧化、大電流化が離しいという欠点があった・ 本発明は上記欠点を除き、高耐圧で大電流が取出せる１
１１１４極高周波ＭＯ８電界効果トランジスは、−導電
型半導体基板め一生面に設けられた深さの深い反対導電
型路１つ；ルと、前記第１ウエルの両側にそれぞれ接し
探さが前記第１ウェルよりも浅い反対導電型の餉２′ウ
ェルと、前記第１ウエル内に間隔をおいて設けられた一
導電型ソース領域と、前記第２ウェル内に設けられた一
導電型領域と、前記ソース領域と前記−導電型領域との
間の半導体基板の表面に絶縁膜を介して設けられた第１
のゲート電極と、前記第２ウェル内のソース領域の端部
から前記第２ウエルを超えて前記半導体基板領域に至る
間の＃半導体基板の表面に絶縁膜を介して設けられた第
２のゲート電極と、前記半導体基板の反対側主面に設け
られたドレイン電極と、前記ソース領域に設けられたソ
ース電極とを含み、前記ソース領域をソースとし該ソー
スに最も近い前記第２ウエル内の一導電型領域をドレイ
ンとし前記第１のゲート電極をゲートとして構成された
第１のＭＯ８電界効果トランジスタと、前記第１のＭＯ
８電界効果トランジスタのドレインとなった一導電型領
域をソースとし前配牛導体基板をドレインとし前記第２
のゲート電極をゲートとして構成されゐ第２のＭＯ８Ｏ
８電界効果トラン管備え下１１．！！成される・ 本発明の実施例に・、ついて図面を用いて説明する。
電極が半導体基板の一生面からのみ取出され、電流は基
板表面和平行に流れる構造のものでありえ・ヒのため、
高耐圧化、大電流化が離しいという欠点があった・ 本発明は上記欠点を除き、高耐圧で大電流が取出せる１
１１１４極高周波ＭＯ８電界効果トランジスは、−導電
型半導体基板め一生面に設けられた深さの深い反対導電
型路１つ；ルと、前記第１ウエルの両側にそれぞれ接し
探さが前記第１ウェルよりも浅い反対導電型の餉２′ウ
ェルと、前記第１ウエル内に間隔をおいて設けられた一
導電型ソース領域と、前記第２ウェル内に設けられた一
導電型領域と、前記ソース領域と前記−導電型領域との
間の半導体基板の表面に絶縁膜を介して設けられた第１
のゲート電極と、前記第２ウェル内のソース領域の端部
から前記第２ウエルを超えて前記半導体基板領域に至る
間の＃半導体基板の表面に絶縁膜を介して設けられた第
２のゲート電極と、前記半導体基板の反対側主面に設け
られたドレイン電極と、前記ソース領域に設けられたソ
ース電極とを含み、前記ソース領域をソースとし該ソー
スに最も近い前記第２ウエル内の一導電型領域をドレイ
ンとし前記第１のゲート電極をゲートとして構成された
第１のＭＯ８電界効果トランジスタと、前記第１のＭＯ
８電界効果トランジスタのドレインとなった一導電型領
域をソースとし前配牛導体基板をドレインとし前記第２
のゲート電極をゲートとして構成されゐ第２のＭＯ８Ｏ
８電界効果トラン管備え下１１．！！成される・ 本発明の実施例に・、ついて図面を用いて説明する。
館１図乃至第４図は本発明の一実施例を製造する方法を
説明するための断面図である。
説明するための断面図である。
まず、第１図に示すように％Ｎ型半導体基板１の表面Ｋ
Ｐ型の第１ウエル３を複数個を設け、絶縁膜２に拡散窓
４をあけ、Ｐ型不純物を拡散し。
Ｐ型の第１ウエル３を複数個を設け、絶縁膜２に拡散窓
４をあけ、Ｐ型不純物を拡散し。
第１ウエル３に接し、かつ第１ウエルよシ深さが洩イＰ
ｍ（ＤＩＪ／Ｅ２ｆｙｘｈ５−１ 、５−２を設ける０
次に１第３図に示すように％絶縁膜２に更に拡散窓６を
あ叶、拡散窓４はその１１利用して％Ｎ型不純物を拡散
して第１ウエル３内ＫＮ型ソース領域？−１，７−２，
第２ウェル５−１ 、５−２ＫＮＩ！伽域８−１．８−
２をそれぞれ形成する。
ｍ（ＤＩＪ／Ｅ２ｆｙｘｈ５−１ 、５−２を設ける０
次に１第３図に示すように％絶縁膜２に更に拡散窓６を
あ叶、拡散窓４はその１１利用して％Ｎ型不純物を拡散
して第１ウエル３内ＫＮ型ソース領域？−１，７−２，
第２ウェル５−１ 、５−２ＫＮＩ！伽域８−１．８−
２をそれぞれ形成する。
次に１第４図に示すように、絶縁膜２を除去し、新しく
絶縁膜９を設け、接触窓をあける。そして金属によりソ
ース領域？−１，７−２に接触するソース電極１０．第
１ゲート電極１１、第２ゲート電極１２とを設ける。第
１ゲート電極１１はＮ型領域７−１と８−１及び７−２
と８−２との間の上に形成する。第２ゲート電極１２は
１つの第２ウェル５−１（また祉５−２）内のＮ＠領域
８−１（または８−２）とこれに最も近い隣の第２ウェ
ル５−２（ｔたは５−１）内のＮ型領域８−２（または
８−１）との間の上に形成する・基板ｌの裏面に金属で
ドレイン電極１３を形成する。
絶縁膜９を設け、接触窓をあける。そして金属によりソ
ース領域？−１，７−２に接触するソース電極１０．第
１ゲート電極１１、第２ゲート電極１２とを設ける。第
１ゲート電極１１はＮ型領域７−１と８−１及び７−２
と８−２との間の上に形成する。第２ゲート電極１２は
１つの第２ウェル５−１（また祉５−２）内のＮ＠領域
８−１（または８−２）とこれに最も近い隣の第２ウェ
ル５−２（ｔたは５−１）内のＮ型領域８−２（または
８−１）との間の上に形成する・基板ｌの裏面に金属で
ドレイン電極１３を形成する。
しかる螢、複数個のソース電極１０を配線１４で、複数
個の第１ゲート電極１１を配線１５で、複数個の第２ゲ
ート電極１２を配ＩＬＬｇで接続する。
個の第１ゲート電極１１を配線１５で、複数個の第２ゲ
ート電極１２を配ＩＬＬｇで接続する。
第４図において、図の中央部の第１ウエル３について説
明すると、第２ウェル５−１内のＮ型領域８−１をドレ
インとすると、このドレイン８−１とソース領域７−１
とその間の上にある第１ゲート電極１１とで第１のＭＯ
ＳＦＥＴが構成される◎また、Ｎ１１ｉ領域８−１をソ
ースとし％Ｎ型領域８−１の左側のｔｓ２ウェル領域５
−１をチャンネルとし、その左側の半導体基板領域をド
レインとし、第２ゲート電極１２をゲートとすると第２
０Ｍ０８ＦＥ’ｌ’が構成され石。ソース領域７−２と
第２ウェル５−２についても同様に二つのＭＯＳＦＥＴ
が構成される。
明すると、第２ウェル５−１内のＮ型領域８−１をドレ
インとすると、このドレイン８−１とソース領域７−１
とその間の上にある第１ゲート電極１１とで第１のＭＯ
ＳＦＥＴが構成される◎また、Ｎ１１ｉ領域８−１をソ
ースとし％Ｎ型領域８−１の左側のｔｓ２ウェル領域５
−１をチャンネルとし、その左側の半導体基板領域をド
レインとし、第２ゲート電極１２をゲートとすると第２
０Ｍ０８ＦＥ’ｌ’が構成され石。ソース領域７−２と
第２ウェル５−２についても同様に二つのＭＯＳＦＥＴ
が構成される。
今、配線１５．１６により第１及び第２のグー）１１．
１２にそれぞれゲート電圧が印加され。
１２にそれぞれゲート電圧が印加され。
配置１１６かもソース電極１ｏへ電流が供給されたとす
ると、電流はソース領域７−１からＮ［領域８−１へ、
ソース領域７−２からＮ型領域８−２へ流れ％Ｎ型領域
８−１．８−２から半導体基板１ｉＩ竣へ流れ、ドレイ
ン電極１３に至る。
ると、電流はソース領域７−１からＮ［領域８−１へ、
ソース領域７−２からＮ型領域８−２へ流れ％Ｎ型領域
８−１．８−２から半導体基板１ｉＩ竣へ流れ、ドレイ
ン電極１３に至る。
この様に形成された縦型４極高周波Ｍ Ｏ８ＦＥＴは次
の利点を有する。即ち、前述の第１のＭＯＳＦＥＴと第
２のＭＯＳＦＥＴとが縦列接続されたものを一つの基本
単位と名付けることにすゐと、ドレイン・ソース間に電
圧を加えた阻止状態の時。
の利点を有する。即ち、前述の第１のＭＯＳＦＥＴと第
２のＭＯＳＦＥＴとが縦列接続されたものを一つの基本
単位と名付けることにすゐと、ドレイン・ソース間に電
圧を加えた阻止状態の時。
各基本単位から伸びた空乏層は隣の空乏層から伸びた空
乏層と接続する。（接続する様各基本単位間の距離を設
定する）接続彼は半導体基板１の表面と平行な等電位面
を持つ空乏層となり、電界強度が高まる電界集中領域が
できないため、横型構造では避は得ない基本単位毎の高
耐圧化手法が必要で愈＜、単位面積当夛のチャンネル幅
が大きくなシ、高耐圧化と大電流化が同時に達成される
。
乏層と接続する。（接続する様各基本単位間の距離を設
定する）接続彼は半導体基板１の表面と平行な等電位面
を持つ空乏層となり、電界強度が高まる電界集中領域が
できないため、横型構造では避は得ない基本単位毎の高
耐圧化手法が必要で愈＜、単位面積当夛のチャンネル幅
が大きくなシ、高耐圧化と大電流化が同時に達成される
。
、′”−。
＃１図乃至第４図は本発明の一実施例の製造方法を説明
するための工程断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・絶縁膜
、３・・・・・・Ｐ型の第１ウエル、４・・・・・・拡
散窓、５−１．５−２・・・・・・Ｐ型の第２ウエル、
６・・・・・・拡散窓、７−１゜７−２・・・・・・Ｎ
型ソース領域、８・・・・・・Ｎ型頓域、９・・・・・
・絶縁膜、１０・・・・・・ソース電極、１１・・・・
・・第１のゲート電極、１２・・・・・・第２のゲート
電極、１３・・・・・・ドレイン電極、１４，１５．１
６・・・・・・配線。 第２図 第３図 拵４図
するための工程断面図である。 １・・・・・・Ｎ型半導体基板、２・・・・・・絶縁膜
、３・・・・・・Ｐ型の第１ウエル、４・・・・・・拡
散窓、５−１．５−２・・・・・・Ｐ型の第２ウエル、
６・・・・・・拡散窓、７−１゜７−２・・・・・・Ｎ
型ソース領域、８・・・・・・Ｎ型頓域、９・・・・・
・絶縁膜、１０・・・・・・ソース電極、１１・・・・
・・第１のゲート電極、１２・・・・・・第２のゲート
電極、１３・・・・・・ドレイン電極、１４，１５．１
６・・・・・・配線。 第２図 第３図 拵４図
Claims (1)
- 一導電型半導体基板の一生面に設けられた深さの深い反
対導電型石１ウェルと、前記第１ウエルの両側にそれぞ
れ接し深さが前記第１ウエルよシ屯浅い反対導電型の第
２ウエルと、前記第１ウエル内に間隔をお埴電設けられ
たー導電型ソース領域と、前記第２ウエル内に設けられ
た一導電型領域と、前記ソース領域と前記−導電型領域
との間の半導体基板の裏面に絶縁膜を介して設けられた
第１のゲート電極と、前記！２ウェル内の一導電型領域
の端部から前記第２ウエルを超えて前記半導体基板領域
に至る間の該半導体基板の表面に絶縁膜を介して設けら
れた第２のゲート電極と、前記半導体基板の反対側主面
に設けられたドレイン電極と、前記ソース領域に設けら
れたソースｔｌｋとを含み、前記ソース１ＪｆＶをソー
スとし該ソースに最も近い前記第２ウエル内の一導電型
領域をドレインとし前記第１のゲート電極をゲートとし
て構成された第１のＭＯ８電界効果トランジスタと、前
記第１０Ｍ ０８電界効果トランジスタのドレインとな
ったー導電型ｌＪＩ塚をソースとし前記半導体基板なド
レインとし前記第２のゲート電極をゲートとして構成さ
れる＃Ｉ２のＭＯ８電界効巻トランジスタとを備えたこ
とを特徴とする縦型４極高周波ＭＯ８電界効果トランジ
スタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172244A JPS5874077A (ja) | 1981-10-28 | 1981-10-28 | 縦型４極高周波ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56172244A JPS5874077A (ja) | 1981-10-28 | 1981-10-28 | 縦型４極高周波ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5874077A true JPS5874077A (ja) | 1983-05-04 |
Family
ID=15938284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56172244A Pending JPS5874077A (ja) | 1981-10-28 | 1981-10-28 | 縦型４極高周波ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5874077A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936359A (ja) * | 1972-08-03 | 1974-04-04 | ||
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
-
1981
- 1981-10-28 JP JP56172244A patent/JPS5874077A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4936359A (ja) * | 1972-08-03 | 1974-04-04 | ||
| JPS5553462A (en) * | 1978-10-13 | 1980-04-18 | Int Rectifier Corp | Mosfet element |
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