JPS60143659A - 相補形絶縁ゲート電界効果トランジスタ集積回路 - Google Patents
相補形絶縁ゲート電界効果トランジスタ集積回路Info
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- JPS60143659A JPS60143659A JP59259138A JP25913884A JPS60143659A JP S60143659 A JPS60143659 A JP S60143659A JP 59259138 A JP59259138 A JP 59259138A JP 25913884 A JP25913884 A JP 25913884A JP S60143659 A JPS60143659 A JP S60143659A
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- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は高速で高集積化が可能な相補形絶縁ゲート電界
効果トランジスタとその製造方法に関するものである。
効果トランジスタとその製造方法に関するものである。
ＮチャネルおよびＰチャネルの絶縁ゲート電界効果トラ
ンジスタを組合わせた相補形絶縁ゲート電界効果トラン
ジスタ（以下、ＣＭＯＳトランジスタと略記する）は、
低電力集積回路やリニア回路等に広く用いられている。
ンジスタを組合わせた相補形絶縁ゲート電界効果トラン
ジスタ（以下、ＣＭＯＳトランジスタと略記する）は、
低電力集積回路やリニア回路等に広く用いられている。
従来、この装置は第１図に示されている構造を有してい
た。即ち、ｎ形基板１にＰチャネルトランジスタが形成
され、Ｎチャネルトランジスタは基板１中に形成された
Ｐ影領域２に形成され、各トランジスタの周囲には寄生
ＭＯＳトランジスタを防ぐガートバンド（高濃度ｐ影領
域３，４及び高濃度ｎ影領域５゜６）が形成されている
。さらにＮチャネル、Ｐチャネルの各トランジスタのチ
ャネル長は約５μｍ以上と比較的長いものである。従っ
て、上記の従来構造のＣＭＯＳトランジスタでは集積回
路を構成した場合に、その集積度が低くなり、さらに、
高速度化も難しい。上記ガートバンドを除去するため、
窒化シリコン膜を用いて局所的に厚い酸化膜を形成する
方法（以下、選択酸化法と略記する）を用い、集積度を
向上することは既に公知であるが（例えば、「電子材料
Ｊ１９７４年５月、Ｐ１２〜Ｐ１５）、さらに高集積化
、高速度化を図るためにはＭＯＳトランジスタのチャネ
ル長を短くすることが必要である。第１図に示されてい
る従来構造のＣＭＯＳトランジスタにおいて、チャネル
長を例えば５μｍ以下と短くした場合には、Ｐチャネル
トランジスタは不純物濃度が約１０１１０ｌ５’と低い
ｎ形基板１上に形成されているため、ドレインからの電
界がゲート酸化膜２１下のチャネル領域に影響をおよぼ
し、パンチスル現象による耐圧低下やドレインからの電
界によるしきい値電圧Ｖ の低下がおこってしまい、ト
ランジスタとしての動作が著しく損われてしまう。
た。即ち、ｎ形基板１にＰチャネルトランジスタが形成
され、Ｎチャネルトランジスタは基板１中に形成された
Ｐ影領域２に形成され、各トランジスタの周囲には寄生
ＭＯＳトランジスタを防ぐガートバンド（高濃度ｐ影領
域３，４及び高濃度ｎ影領域５゜６）が形成されている
。さらにＮチャネル、Ｐチャネルの各トランジスタのチ
ャネル長は約５μｍ以上と比較的長いものである。従っ
て、上記の従来構造のＣＭＯＳトランジスタでは集積回
路を構成した場合に、その集積度が低くなり、さらに、
高速度化も難しい。上記ガートバンドを除去するため、
窒化シリコン膜を用いて局所的に厚い酸化膜を形成する
方法（以下、選択酸化法と略記する）を用い、集積度を
向上することは既に公知であるが（例えば、「電子材料
Ｊ１９７４年５月、Ｐ１２〜Ｐ１５）、さらに高集積化
、高速度化を図るためにはＭＯＳトランジスタのチャネ
ル長を短くすることが必要である。第１図に示されてい
る従来構造のＣＭＯＳトランジスタにおいて、チャネル
長を例えば５μｍ以下と短くした場合には、Ｐチャネル
トランジスタは不純物濃度が約１０１１０ｌ５’と低い
ｎ形基板１上に形成されているため、ドレインからの電
界がゲート酸化膜２１下のチャネル領域に影響をおよぼ
し、パンチスル現象による耐圧低下やドレインからの電
界によるしきい値電圧Ｖ の低下がおこってしまい、ト
ランジスタとしての動作が著しく損われてしまう。
本発明の目的は、上記従来技術の欠点を改善し、高速で
高集積化が可能な短チヤネルＣＭＯＳトランジスタとそ
の製造方法を提供することである。
高集積化が可能な短チヤネルＣＭＯＳトランジスタとそ
の製造方法を提供することである。
本発明では、この目的を達成するために、ＣＭＯＳトラ
ンジスタを構成しているＮチャネル及びＰチャネルトラ
ンジスタのソース及びドレインの両者の周辺及び底面が
ソース、ドレインとは反対導電形でかつ基板よりは高い
不純物濃度を有する領域によって囲まれており、さらに
、この高い不純物濃度を有する領域が厚いフィールド酸
化膜成長後に、フィールド酸化膜の窓から不純物を添加
することによって形成されることを特徴としている。
ンジスタを構成しているＮチャネル及びＰチャネルトラ
ンジスタのソース及びドレインの両者の周辺及び底面が
ソース、ドレインとは反対導電形でかつ基板よりは高い
不純物濃度を有する領域によって囲まれており、さらに
、この高い不純物濃度を有する領域が厚いフィールド酸
化膜成長後に、フィールド酸化膜の窓から不純物を添加
することによって形成されることを特徴としている。
以下、本発明を実施例によって詳しく説明する。
なお、以下では半導体としてシリコンを用いたＣＭＯ８
）−ランジスタを例にとって説明する。
）−ランジスタを例にとって説明する。
第２図は本発明の第１の実施例であり、Ｎチャネル及び
ＰチャネルＭＯＳトランジスタはいずれも基板２２の不
純物濃度（例えば１０１５ｃｍ−３以下）よりも高い不
純物濃度（例えば１０ ”ｃｍ−３：なお、ウェルの不
純物濃度は実用上、大略５ Ｘ １０ ′５〜５ Ｘ
１０１６ｃｍ−３程度の範囲内で素子の特性たとえ３− ば、しきい電圧等によって設計すれば良い。）を有する
ウェル２３，２４内に形成されている。従って、各トラ
ンジスタにおいて、ドレインからの電界のチャネル領域
に対する影響は小さくなり、各トランジスタのチャネル
長を５μｍ以下にしても、パンチスル現象による耐圧低
下やしきい値電圧Ｖ の低下は起こりにくくなる。さら
に、各トランジスタは比較的高い不純物濃度を有するウ
ェル内にあるため、ウェル内の厚いフィールド酸化膜３
４，３５．３６のしきい値電圧も約２０Ｖ以上になり、
第１図に示す従来構造のようにガートバンドを形成しな
くとも、寄生ＭＯＳトランジスタの発生を防ぐことがで
きる。第２図に示す構造の場合、基板２２の導電形はそ
の不純物濃度がウェル２３，２４よりも低ければｎ形で
もＰ形でもよい。Ｎチャネル、ＰチャネルＭＯＳトラン
ジスタのしきい値電圧は、ゲート酸化膜が１００ＯＪＬ
以下に薄くなっても、ウェルの不純物濃度を高くするこ
とにより容易にエンハンスメント形でその絶対値を１Ｖ
程度にすることが可能である。
ＰチャネルＭＯＳトランジスタはいずれも基板２２の不
純物濃度（例えば１０１５ｃｍ−３以下）よりも高い不
純物濃度（例えば１０ ”ｃｍ−３：なお、ウェルの不
純物濃度は実用上、大略５ Ｘ １０ ′５〜５ Ｘ
１０１６ｃｍ−３程度の範囲内で素子の特性たとえ３− ば、しきい電圧等によって設計すれば良い。）を有する
ウェル２３，２４内に形成されている。従って、各トラ
ンジスタにおいて、ドレインからの電界のチャネル領域
に対する影響は小さくなり、各トランジスタのチャネル
長を５μｍ以下にしても、パンチスル現象による耐圧低
下やしきい値電圧Ｖ の低下は起こりにくくなる。さら
に、各トランジスタは比較的高い不純物濃度を有するウ
ェル内にあるため、ウェル内の厚いフィールド酸化膜３
４，３５．３６のしきい値電圧も約２０Ｖ以上になり、
第１図に示す従来構造のようにガートバンドを形成しな
くとも、寄生ＭＯＳトランジスタの発生を防ぐことがで
きる。第２図に示す構造の場合、基板２２の導電形はそ
の不純物濃度がウェル２３，２４よりも低ければｎ形で
もＰ形でもよい。Ｎチャネル、ＰチャネルＭＯＳトラン
ジスタのしきい値電圧は、ゲート酸化膜が１００ＯＪＬ
以下に薄くなっても、ウェルの不純物濃度を高くするこ
とにより容易にエンハンスメント形でその絶対値を１Ｖ
程度にすることが可能である。
４−
第３図は本発明の第２の実施例である。第３図に示すＣ
ＭＯＳトランジスタは、不純物濃度が例えば（２〜３）
Ｘ １０１５ｃｍ ’のｎ形基板に形成されるもので
あり、Ｎチャネルトランジスタは第２図に示した第１の
実施例と同じく、不純物濃度が１０１６ＣＩ１１−３程
度のＰウェル４２内に形成されているが、Ｐチャネルで
は、ソース、ドレイン４８゜４９が共に基板と同じ導電
形で、不純物濃度が１０”ｃ＋ｎ−３程度で基板よりも
高いｎ影領域４３゜４４で囲まれている。この構造では
、Ｎチャネルトランジスタは第２図と同じ構造を有する
ため、チャネル長を５μｍ以下に短かくできるが、Ｐチ
ャネルトランジスタにおいても、ソースとドレインが共
に不純物濃度が１０”ｃｍ−３程度の比較的高い領域に
囲まれているために、ドレインからの電界による耐圧低
下やしきい値電圧の低下は少なくなり、チャネル長を５
μｍ以下にできる。
ＭＯＳトランジスタは、不純物濃度が例えば（２〜３）
Ｘ １０１５ｃｍ ’のｎ形基板に形成されるもので
あり、Ｎチャネルトランジスタは第２図に示した第１の
実施例と同じく、不純物濃度が１０１６ＣＩ１１−３程
度のＰウェル４２内に形成されているが、Ｐチャネルで
は、ソース、ドレイン４８゜４９が共に基板と同じ導電
形で、不純物濃度が１０”ｃ＋ｎ−３程度で基板よりも
高いｎ影領域４３゜４４で囲まれている。この構造では
、Ｎチャネルトランジスタは第２図と同じ構造を有する
ため、チャネル長を５μｍ以下に短かくできるが、Ｐチ
ャネルトランジスタにおいても、ソースとドレインが共
に不純物濃度が１０”ｃｍ−３程度の比較的高い領域に
囲まれているために、ドレインからの電界による耐圧低
下やしきい値電圧の低下は少なくなり、チャネル長を５
μｍ以下にできる。
第４図は本発明の第３の実施例であり、第３図に示した
実施例のＮチャネルトランジスタとＰチャネルトランジ
スタの構造が入れかわっている。
実施例のＮチャネルトランジスタとＰチャネルトランジ
スタの構造が入れかわっている。
即ち、不純物濃度が例えば１０１５ｃｍ−３のｐ形基板
８０を用いて、Ｐチャネルトランジスタは不純物濃度が
１０１６ｃｍ−３程度の比較的高いウェル８３内に形成
され、Ｎチャネルトランジスタはそのソース、ドレイン
３４．８５が共に不純物濃度が１０”ｃｍ’程度の比較
的高いｐ影領域８１．８２に囲まれている。このｐ影領
域がドレインからの電界をシールドすることによりＮチ
ャネルのチャネル長を短くできる。なお、低濃度ｐ形基
板を用いているためには、Ｎチャネルトランジスタの周
囲にのみ寄生ＭＯＳトランジスタを防ぐチャネルストッ
パーである高濃度Ｐ影領域９３．９４を形成する必要が
ある。
８０を用いて、Ｐチャネルトランジスタは不純物濃度が
１０１６ｃｍ−３程度の比較的高いウェル８３内に形成
され、Ｎチャネルトランジスタはそのソース、ドレイン
３４．８５が共に不純物濃度が１０”ｃｍ’程度の比較
的高いｐ影領域８１．８２に囲まれている。このｐ影領
域がドレインからの電界をシールドすることによりＮチ
ャネルのチャネル長を短くできる。なお、低濃度ｐ形基
板を用いているためには、Ｎチャネルトランジスタの周
囲にのみ寄生ＭＯＳトランジスタを防ぐチャネルストッ
パーである高濃度Ｐ影領域９３．９４を形成する必要が
ある。
以上説明した本発明の実施例に共通していることは、Ｎ
チャネルトランジスタとＰチャネルトランジスタのチャ
ネル長をトランジスタの特性を損うことなく短くするた
めに、ソース、ドレインの両者を各トランジスタの基板
（ウェル内に形成されているトランジスタであるならば
、ウェル領域を基板とみなす）と同じ導電形で、不純物
濃度が基板よりも高い領域によって囲み、チャネル領域
をドレインからの電界に対してシールドすることである
。
チャネルトランジスタとＰチャネルトランジスタのチャ
ネル長をトランジスタの特性を損うことなく短くするた
めに、ソース、ドレインの両者を各トランジスタの基板
（ウェル内に形成されているトランジスタであるならば
、ウェル領域を基板とみなす）と同じ導電形で、不純物
濃度が基板よりも高い領域によって囲み、チャネル領域
をドレインからの電界に対してシールドすることである
。
次に、本発明の各実施例の製造方法を説明する。
第５図は第２図に示した第１の実施例の製造工程を示す
図である。まず、不純物濃度が１０１５ｃｍ−３以下の
ｎ形成はｐ形紙濃度基板１１９を窒化シリコン膜をマス
クとして選択酸化し、フィールド酸化膜１２０を形成す
る（第５図Ａ）。次に、酸化膜或はホトレジスト膜１２
１をマスクとして、Ｎチャネルトランジスタが形成され
るべき領域にほう素などのｐ形不純物を添加しｐウェル
１２２を形成する（第５図Ｂ）。同様にして、Ｐチャネ
ルトランジスタが形成されるべき領域にりんやひ素など
のｎ形不純物を添加しｎウェル１２４を形成する（第５
図Ｃ）。その後、薄いゲート酸化膜１２７．１２８を形
成し、さらにその上にゲート電極である多結晶シリコン
やモリブデン１２５゜１２７を被着する（第５図Ｄ）。
図である。まず、不純物濃度が１０１５ｃｍ−３以下の
ｎ形成はｐ形紙濃度基板１１９を窒化シリコン膜をマス
クとして選択酸化し、フィールド酸化膜１２０を形成す
る（第５図Ａ）。次に、酸化膜或はホトレジスト膜１２
１をマスクとして、Ｎチャネルトランジスタが形成され
るべき領域にほう素などのｐ形不純物を添加しｐウェル
１２２を形成する（第５図Ｂ）。同様にして、Ｐチャネ
ルトランジスタが形成されるべき領域にりんやひ素など
のｎ形不純物を添加しｎウェル１２４を形成する（第５
図Ｃ）。その後、薄いゲート酸化膜１２７．１２８を形
成し、さらにその上にゲート電極である多結晶シリコン
やモリブデン１２５゜１２７を被着する（第５図Ｄ）。
次に、酸化膜１２９．１３０をマスクとしてりんやひ□
素などの７− ｎ形不純物を高濃度添加し、Ｎチャネルトランジスタの
ソース、ドレイン１３１，１３２を形成する（第５図Ｅ
）。次に酸化膜１３３をマスクとしてほう素などのｐ形
不純物を高濃度添加し、Ｐチャネルトランジスタのソー
ス、ドレイン１３５゜１３６及びＰウェル１２２への高
濃度領域１３４を形成する（第５図Ｆ）。なお、ドレイ
ンからの電界によるしきい値電圧の変化を少なくするた
め、ＮチャネルトランジスタとＰチャネルトランジスタ
のソース、ドレインの高濃度不純物領域の深さを０．５
μｍ以下にすることが望ましい。その後、表面保護膜１
３７を被着し、電極取出用の穴を開け、最後に電極１３
８，１３９，１４０．．１４１を形成する（第５図Ｇ）
。なお、ｎウェルを形成するには上記の方法とは異なる
次の方法で形成することもできる。即ち、第５図の工程
でほう素を添加することによりｐウェル１２２を形成し
た後、ｎウェルを形成することなく、ただちにゲート酸
化膜およびゲート電極を形成し、その後、Ｎチャネルト
ランジスタのソース、ドレイン領域１４３゜８− １４４を形成し、次に酸化膜１４５でＮチャネルトラン
ジスタをおおい、Ｐチャネルトランジスタのゲート電極
１４７をマスクとして、Ｐチャネルトランジスタのソー
ス、ドレインが形成されるべきところからｎ形不純物を
充分深く拡散し、ゲート酸化膜下においてソース・ドレ
イン間の不純物分布が第６図Ａに示したごとくほぼ平坦
になるようにしてｎウェル１’４６を形成する。なお、
第６図でａはドレイン端から拡散された不純物の分布。
素などの７− ｎ形不純物を高濃度添加し、Ｎチャネルトランジスタの
ソース、ドレイン１３１，１３２を形成する（第５図Ｅ
）。次に酸化膜１３３をマスクとしてほう素などのｐ形
不純物を高濃度添加し、Ｐチャネルトランジスタのソー
ス、ドレイン１３５゜１３６及びＰウェル１２２への高
濃度領域１３４を形成する（第５図Ｆ）。なお、ドレイ
ンからの電界によるしきい値電圧の変化を少なくするた
め、ＮチャネルトランジスタとＰチャネルトランジスタ
のソース、ドレインの高濃度不純物領域の深さを０．５
μｍ以下にすることが望ましい。その後、表面保護膜１
３７を被着し、電極取出用の穴を開け、最後に電極１３
８，１３９，１４０．．１４１を形成する（第５図Ｇ）
。なお、ｎウェルを形成するには上記の方法とは異なる
次の方法で形成することもできる。即ち、第５図の工程
でほう素を添加することによりｐウェル１２２を形成し
た後、ｎウェルを形成することなく、ただちにゲート酸
化膜およびゲート電極を形成し、その後、Ｎチャネルト
ランジスタのソース、ドレイン領域１４３゜８− １４４を形成し、次に酸化膜１４５でＮチャネルトラン
ジスタをおおい、Ｐチャネルトランジスタのゲート電極
１４７をマスクとして、Ｐチャネルトランジスタのソー
ス、ドレインが形成されるべきところからｎ形不純物を
充分深く拡散し、ゲート酸化膜下においてソース・ドレ
イン間の不純物分布が第６図Ａに示したごとくほぼ平坦
になるようにしてｎウェル１’４６を形成する。なお、
第６図でａはドレイン端から拡散された不純物の分布。
ｂはソース端からのそれを、Ｃは両者の合成された不純
物分布を示す。
物分布を示す。
（第５図Ｈ）。この時、ｎ形不純物としてりんを用いる
と、りんの拡散係数がＰ形不純物であるほう素よりも充
分大きいために、ｎウェルは短い熱処理時間で形成され
、この間のＰウェルの熱処理によるのびは小さくするこ
とができる。次に高濃度のｐ形不純物を拡散することに
よりＰチャネルトランジスタのソース、ドレイン１５０
，１５１を形成する（第５図Ｉ）。その後の工程は前記
の工程と全く同じである。このようなｎウェル形成法で
は、ｎウェルがマスク合せ工程を必要としない自己整合
方式によって形成されるため、前記工程と比較してマス
クに合わせ工程が１回少なく有利である。このようなｎ
ウェル形成法と類似した方法が公知となっているが（例
えば特公昭４８−１６０３３）、その従来例のゲート酸
化膜下のソース、ドレイン間の不純物分布は第６図Ａに
示した本発明における不純物分布と異なり、第６図Ｂ（
なお、図中の記号の意味は第６図Ａと同じである。）の
ように、ソース、ドレイン間の中央で不純物濃度が低く
なっているため、この不純物濃度が低い領域上の厚いフ
ィールド酸化膜下のしきい値電圧は小さくなるため、素
子間の分離が完全にできず素子特性が著しく損われる。
と、りんの拡散係数がＰ形不純物であるほう素よりも充
分大きいために、ｎウェルは短い熱処理時間で形成され
、この間のＰウェルの熱処理によるのびは小さくするこ
とができる。次に高濃度のｐ形不純物を拡散することに
よりＰチャネルトランジスタのソース、ドレイン１５０
，１５１を形成する（第５図Ｉ）。その後の工程は前記
の工程と全く同じである。このようなｎウェル形成法で
は、ｎウェルがマスク合せ工程を必要としない自己整合
方式によって形成されるため、前記工程と比較してマス
クに合わせ工程が１回少なく有利である。このようなｎ
ウェル形成法と類似した方法が公知となっているが（例
えば特公昭４８−１６０３３）、その従来例のゲート酸
化膜下のソース、ドレイン間の不純物分布は第６図Ａに
示した本発明における不純物分布と異なり、第６図Ｂ（
なお、図中の記号の意味は第６図Ａと同じである。）の
ように、ソース、ドレイン間の中央で不純物濃度が低く
なっているため、この不純物濃度が低い領域上の厚いフ
ィールド酸化膜下のしきい値電圧は小さくなるため、素
子間の分離が完全にできず素子特性が著しく損われる。
本発明のように第６図Ａに示した不純物分布を有する場
合には素子間の分離は完全になされることになる。
合には素子間の分離は完全になされることになる。
第７図は第３図に示した第２の実施例の製造方法である
。ｐウェル１５５を形成する工程（第７図Ａ、Ｂ）まで
は第５図に示した工程と同じであるが、ｐウェル１５５
を形成した後、ｎ形高濃度不純物を添加してＮチャネル
トランジスタのソース、ドレイン１５７，１６０を形成
しく第７図Ｃ）、その後、ｎ形不純物をゲート電極１６
２をマスクとして添加し、熱拡散させることにより不純
物濃度が１０”ｃｍ−３と基板よりも高いｎ影領域１６
５゜１６６を形成する（第７図Ｄ）。なお、このｎ影領
域１６５，１６６の拡散深さは、後の工程でつくられる
ソース、ドレインよりも深くする必要がある。次に、Ｐ
形不純物を高濃度添加することによりＰチャネルトラン
ジスタのソース、ドレイン１６９．１７０を形成する（
第７図Ｅ）。次に、表面保護膜１７５を被着し、電極取
出し用の穴を開け、最後に電極１７１，１７２，１７３
゜１７４を形成する（第７図Ｆ）。
。ｐウェル１５５を形成する工程（第７図Ａ、Ｂ）まで
は第５図に示した工程と同じであるが、ｐウェル１５５
を形成した後、ｎ形高濃度不純物を添加してＮチャネル
トランジスタのソース、ドレイン１５７，１６０を形成
しく第７図Ｃ）、その後、ｎ形不純物をゲート電極１６
２をマスクとして添加し、熱拡散させることにより不純
物濃度が１０”ｃｍ−３と基板よりも高いｎ影領域１６
５゜１６６を形成する（第７図Ｄ）。なお、このｎ影領
域１６５，１６６の拡散深さは、後の工程でつくられる
ソース、ドレインよりも深くする必要がある。次に、Ｐ
形不純物を高濃度添加することによりＰチャネルトラン
ジスタのソース、ドレイン１６９．１７０を形成する（
第７図Ｅ）。次に、表面保護膜１７５を被着し、電極取
出し用の穴を開け、最後に電極１７１，１７２，１７３
゜１７４を形成する（第７図Ｆ）。
第８図は第４図に示した第３の実施例の製造方法の一部
を示すものである。第４図に示した第３の実施例は第３
図に示した実施例のＮチャネルトランジスタとＰチャネ
ルトランジスタの構造が入れかわったものであるため、
第３の実施例の製造方法は第７図に示した第２の実施例
の製造方法に一月一 おいて、ｎ形不純物とｐ形不純物をいれかえるだけでほ
ぼ同じである。ただし、第３の実施例ではＮチャネルト
ランジスタの周囲にチャネルストッパーである高濃度Ｐ
影領域を形成する必要があるため、第８図に示すように
、窒化シリコン膜１８９、ホトレジスト膜１９０をマス
クとしてＰ形不純物を添加してチャネルストッパー１９
１を形成し、（第８図Ａ）、その後の工程は上述のよう
に第７図に示した工程と同じである。なお、第３の実施
例においてＰチャネルトランジスタはｎウェル内に形成
されるが、ｎウェルの形成方法として、上述の第７図の
Ｐウェルと同じ形成法以外に第８図Ｂ以下の工程に示す
ように、Ｎチャネルトランジスタを形成した後、ｎウェ
ルを形成するためｎ形不純物としてりんを用い、ゲート
電極２０２をマスクとしてりんを充分深く拡散し、第５
図Ｈ，Ｉの工程で述べたようにゲート酸化膜下において
ソース・ドレイン間の不純物分布が第６図Ａに示したよ
うにほぼ平坦になるようにしてｎウェルを形成する（第
８図Ｅ）。この場合、拡散１２− 速度の大きいりんを不純物として用いているため、Ｐ影
領域１９３，１９６の不純物分布を大きく変えることな
く短い熱処理時間でｎウェル２０５を形成できる。その
後、Ｐ形不純物を高濃度添加し、Ｐチャネルトランジス
タのソース、ドレイン２０７．２０８を形成しく第８図
Ｆ）、表面保護膜２１４を被着し、最後に電極２１０，
２１１゜２１２．２１３を形成する（第８図Ｇ）。
を示すものである。第４図に示した第３の実施例は第３
図に示した実施例のＮチャネルトランジスタとＰチャネ
ルトランジスタの構造が入れかわったものであるため、
第３の実施例の製造方法は第７図に示した第２の実施例
の製造方法に一月一 おいて、ｎ形不純物とｐ形不純物をいれかえるだけでほ
ぼ同じである。ただし、第３の実施例ではＮチャネルト
ランジスタの周囲にチャネルストッパーである高濃度Ｐ
影領域を形成する必要があるため、第８図に示すように
、窒化シリコン膜１８９、ホトレジスト膜１９０をマス
クとしてＰ形不純物を添加してチャネルストッパー１９
１を形成し、（第８図Ａ）、その後の工程は上述のよう
に第７図に示した工程と同じである。なお、第３の実施
例においてＰチャネルトランジスタはｎウェル内に形成
されるが、ｎウェルの形成方法として、上述の第７図の
Ｐウェルと同じ形成法以外に第８図Ｂ以下の工程に示す
ように、Ｎチャネルトランジスタを形成した後、ｎウェ
ルを形成するためｎ形不純物としてりんを用い、ゲート
電極２０２をマスクとしてりんを充分深く拡散し、第５
図Ｈ，Ｉの工程で述べたようにゲート酸化膜下において
ソース・ドレイン間の不純物分布が第６図Ａに示したよ
うにほぼ平坦になるようにしてｎウェルを形成する（第
８図Ｅ）。この場合、拡散１２− 速度の大きいりんを不純物として用いているため、Ｐ影
領域１９３，１９６の不純物分布を大きく変えることな
く短い熱処理時間でｎウェル２０５を形成できる。その
後、Ｐ形不純物を高濃度添加し、Ｐチャネルトランジス
タのソース、ドレイン２０７．２０８を形成しく第８図
Ｆ）、表面保護膜２１４を被着し、最後に電極２１０，
２１１゜２１２．２１３を形成する（第８図Ｇ）。
以上説明してきた各種構造の製造方法に共通な特徴点は
、Ｎチャネル、Ｐチャネルトランジスタが形成されるウ
ェル領域がいずれも、フィールド酸化膜の選択成長の後
に、フィールド酸化膜の窓から不純物を添加することに
よって形成されることである。第９図Ａはフィールド酸
化膜を形成した状態、Ｂ、Ｃ，Ｄは各々フィールド酸化
膜の窓を通して不純物を添加する状態を示す図である。
、Ｎチャネル、Ｐチャネルトランジスタが形成されるウ
ェル領域がいずれも、フィールド酸化膜の選択成長の後
に、フィールド酸化膜の窓から不純物を添加することに
よって形成されることである。第９図Ａはフィールド酸
化膜を形成した状態、Ｂ、Ｃ，Ｄは各々フィールド酸化
膜の窓を通して不純物を添加する状態を示す図である。
これはウェルがマスク合せ工程を必要としないで自己整
合的に形成されることを意味し、マスク合せのためのパ
ターン設計上の余裕を取る必要がないため、ＣＭＯＳト
ランジスタの面積を小さくでき、高集積化することが可
能となる。さらに、ウェルがフィールド酸化膜を形成す
るための酸化工程後に形成されるということは、酸化時
における不純物の再分布が避けられウェル内の不純物濃
度を制御しやすくしている。これに反し、従来のウェル
の形成法では、第９図Ｅ、Ｆ、Ｇの工程図に示すごとく
、ウェル１０２を最初に形成した後、選択酸化のマスク
となる窒化シリコンｖＡ１０４がウェル内に正確に位置
するようにマスク合せをおこない、その後、厚いフィー
ルド酸化膜１０５を形成する。このようなウェル形成法
ではウェル形成のためのパターン設計上のマスク合せの
余裕（第９図Ｆにおける×）が必要であり、ＣＭＯＳト
ランジスタの面積を大きくし、さらに、フィールド酸化
膜形成時にウェル内の不純物の再分布がおこり、不純物
濃度の制御性即ちトランジスタのしきい値電圧の制御性
を悪くすることになる。
合的に形成されることを意味し、マスク合せのためのパ
ターン設計上の余裕を取る必要がないため、ＣＭＯＳト
ランジスタの面積を小さくでき、高集積化することが可
能となる。さらに、ウェルがフィールド酸化膜を形成す
るための酸化工程後に形成されるということは、酸化時
における不純物の再分布が避けられウェル内の不純物濃
度を制御しやすくしている。これに反し、従来のウェル
の形成法では、第９図Ｅ、Ｆ、Ｇの工程図に示すごとく
、ウェル１０２を最初に形成した後、選択酸化のマスク
となる窒化シリコンｖＡ１０４がウェル内に正確に位置
するようにマスク合せをおこない、その後、厚いフィー
ルド酸化膜１０５を形成する。このようなウェル形成法
ではウェル形成のためのパターン設計上のマスク合せの
余裕（第９図Ｆにおける×）が必要であり、ＣＭＯＳト
ランジスタの面積を大きくし、さらに、フィールド酸化
膜形成時にウェル内の不純物の再分布がおこり、不純物
濃度の制御性即ちトランジスタのしきい値電圧の制御性
を悪くすることになる。
以上述べてきた構造を有するチャネル長の短いＣＭＯＳ
トランジスタをダイナミックメモリの周辺回路に応用し
た例について説明する。１０図。
トランジスタをダイナミックメモリの周辺回路に応用し
た例について説明する。１０図。
１１図はその応用例を示す断面図であり、メモリセルは
Ｐチャネルトランジスタより成るｌＭＯＳトランジスタ
形であり、多結晶シリコン２６８゜２７８．２９９の直
下に形成される反転層容量と、多結晶シリコンにより形
成される転送電極２６９゜２７９．３００およびデータ
線となるｐ膨拡散層２５８．２６９，２８９より成って
いる。周辺回路を形成するＣＭＯＳトランジスタは、第
３図に示した構造を有し、チャネル長が短くできるよう
になっている。このように、メモリセルをｌＭＯＳトラ
ンジスタ形として、周辺回路をＣＭＯＳトランジスタと
する目的は、集積度を低下させることなくメモリの消費
電力を小さくすることにある。
Ｐチャネルトランジスタより成るｌＭＯＳトランジスタ
形であり、多結晶シリコン２６８゜２７８．２９９の直
下に形成される反転層容量と、多結晶シリコンにより形
成される転送電極２６９゜２７９．３００およびデータ
線となるｐ膨拡散層２５８．２６９，２８９より成って
いる。周辺回路を形成するＣＭＯＳトランジスタは、第
３図に示した構造を有し、チャネル長が短くできるよう
になっている。このように、メモリセルをｌＭＯＳトラ
ンジスタ形として、周辺回路をＣＭＯＳトランジスタと
する目的は、集積度を低下させることなくメモリの消費
電力を小さくすることにある。
第１０図、１１図に示した各構造の特徴を述べる。第１
０図、１１図に示した構造では、周辺回路のＣＭＯ８）
−ランジスタはこれまでに示したものと同じであるが、
Ｐチャネルトランジスタより成るメモリセル部は、低濃
度基板２６０，２８０につくられたｎウェル２６３，２
８９内に形成さ一１５＝ れている。ｎウェル内の不純物濃度は基板２６０゜２８
０よりも高いため、転送電極２７９，３００のチャネル
長を短くできる。転送電極下のしきい値電圧をエンハン
スメント形の約−１ｖにするため、転送電極２７９，３
００を形成している多結晶シリコンは高濃度ｐ形不純物
が添加されている。
０図、１１図に示した構造では、周辺回路のＣＭＯ８）
−ランジスタはこれまでに示したものと同じであるが、
Ｐチャネルトランジスタより成るメモリセル部は、低濃
度基板２６０，２８０につくられたｎウェル２６３，２
８９内に形成さ一１５＝ れている。ｎウェル内の不純物濃度は基板２６０゜２８
０よりも高いため、転送電極２７９，３００のチャネル
長を短くできる。転送電極下のしきい値電圧をエンハン
スメント形の約−１ｖにするため、転送電極２７９，３
００を形成している多結晶シリコンは高濃度ｐ形不純物
が添加されている。
第１Ｏ図と第１１図の違いは蓄積電極２７８゜２９９を
形成している多結晶シリコンは、第１０図ではｎ形不純
物が高濃度添加されており、第１１図ではＰ形不純物が
高濃度添加されていることである。
形成している多結晶シリコンは、第１０図ではｎ形不純
物が高濃度添加されており、第１１図ではＰ形不純物が
高濃度添加されていることである。
上記のメモリ構造は前記のウェル形成法に従い第１２図
のような製造工程で作ることができる。
のような製造工程で作ることができる。
第１２図は第１０図、１１図に示したメモリ構造を作る
ための製造工程図である。基板３２３中にＰウェル３２
５、ｎウェル３２８を形成する（第１２図Ａ、Ｂ、Ｃ）
。次にゲート酸化膜３２４を形成し、その後、第１層目
の多結晶シリコンを被着する。ここで、第１０図に示し
たメモリ構造を形成する場合には、第１２図りに示すよ
うにＮチー１６＝ ヤネルトランジスタおよびメモリセル上の多結晶シリコ
ン３３１，３３３のみｎ形不純物を高濃度添加する。一
方、第１１図に示したメモリ構造を形成する場合には、
第１２図Ｊに示すようにＰチャネルトランジスタとメモ
リセル上の多結晶シリコン３４６にＰ形不純物を高濃度
添加する。その後、メモリセル部にのみ酸化膜３３５を
形成し、ホトエツチングによって多結晶シリコンにパタ
ーンを形成して、ゲート電極３３６．３’３７、蓄積電
極３５１を形成する（第１２図Ｅ）。次に薄い酸化膜３
４９を形成した後、第２層目の多結晶シリコンを被着し
て転送電極３５０を形成する（第１２図Ｆ）。次に酸化
膜３３８でＰチャネルトランジスタとメモリセル部をお
おい、ｎ形不純物を高濃度添加してＮチャネルトランジ
スタのソース、ドレイン３３９を形成する（第１２図Ｇ
）。次に酸化膜３４０でＮチャネルトランジスタをおお
い、Ｐ形不純物を高濃度添加してＰウェル３２５内のＰ
形高濃度層３４１、Ｐチャネルトランジスタのソース、
ドレイン３４２およびデータ線３４３を形成する（第１
２図Ｈ）。次に表面保護膜３４４を被着し、最後に電極
３４５を形成する（第１２図■）。なお、第１２図にお
いて第２層目の多結晶シリコンを用いてＮチャネル、Ｐ
チャネルトランジスタのゲート電極３３６，３３７を形
成してもほぼ第１２図に示す工程と同じ工程でメモリ構
造が実現できる。
ための製造工程図である。基板３２３中にＰウェル３２
５、ｎウェル３２８を形成する（第１２図Ａ、Ｂ、Ｃ）
。次にゲート酸化膜３２４を形成し、その後、第１層目
の多結晶シリコンを被着する。ここで、第１０図に示し
たメモリ構造を形成する場合には、第１２図りに示すよ
うにＮチー１６＝ ヤネルトランジスタおよびメモリセル上の多結晶シリコ
ン３３１，３３３のみｎ形不純物を高濃度添加する。一
方、第１１図に示したメモリ構造を形成する場合には、
第１２図Ｊに示すようにＰチャネルトランジスタとメモ
リセル上の多結晶シリコン３４６にＰ形不純物を高濃度
添加する。その後、メモリセル部にのみ酸化膜３３５を
形成し、ホトエツチングによって多結晶シリコンにパタ
ーンを形成して、ゲート電極３３６．３’３７、蓄積電
極３５１を形成する（第１２図Ｅ）。次に薄い酸化膜３
４９を形成した後、第２層目の多結晶シリコンを被着し
て転送電極３５０を形成する（第１２図Ｆ）。次に酸化
膜３３８でＰチャネルトランジスタとメモリセル部をお
おい、ｎ形不純物を高濃度添加してＮチャネルトランジ
スタのソース、ドレイン３３９を形成する（第１２図Ｇ
）。次に酸化膜３４０でＮチャネルトランジスタをおお
い、Ｐ形不純物を高濃度添加してＰウェル３２５内のＰ
形高濃度層３４１、Ｐチャネルトランジスタのソース、
ドレイン３４２およびデータ線３４３を形成する（第１
２図Ｈ）。次に表面保護膜３４４を被着し、最後に電極
３４５を形成する（第１２図■）。なお、第１２図にお
いて第２層目の多結晶シリコンを用いてＮチャネル、Ｐ
チャネルトランジスタのゲート電極３３６，３３７を形
成してもほぼ第１２図に示す工程と同じ工程でメモリ構
造が実現できる。
以上、本発明の内容としてＣＭＯ８＋−ランジスタのチ
ャネル長を５μｍ以下にすることができる新しいＣＭＯ
Ｓトランジスタの構造とその製法を説明したが、本発明
によってＣＭＯＳトランジスタを大規模集積化した場合
にその集積度と動作速度は大幅に改善されることになる
。
ャネル長を５μｍ以下にすることができる新しいＣＭＯ
Ｓトランジスタの構造とその製法を説明したが、本発明
によってＣＭＯＳトランジスタを大規模集積化した場合
にその集積度と動作速度は大幅に改善されることになる
。
第１図は従来のＣＭＯＳトランジスタの断面図であり、
第２図、第３図、第４図は本発明による新らしいＣＭＯ
８Ｉ−ランジスタの断面図であり、第５図、第６図、第
７図、第８図、第９図は本発明によるＣＭＯＳトランジ
スタの製造方法とその内容を示す図であり、第１０図、
第１１図は本発明によるＣＭＯＳトランジスタをダイナ
ミックメモリに適用した例を示す図であり、第１２図は
第１０図、第１１図に示したメモリ構造の製造工程を示
す図である。 各記号は各々次のものを示す。 ］、、２２，４１，８０，１１９，１８２゜１８８．１
０１，２６０，２８０，３０１゜３２３：半導体基板 ２．２４，４２，８１，８２，１０２，１０８゜４０１
．４０２，４０３，１２２，１４２゜１５５．１９３，
１９６，２５１，２８１゜３０４．３２５：ｐ形不純物
領域 ２３．４３，４４，８３，１２４，１４６゜１６５．１
６６．２０５，２５２，２６２゜２６３．２８３，２８
２，３０６，３２８゜３２９ ： ｎ形不純物領域 ３．４，９，１０，２５，２８，２９，４５゜４８．４
９，９３，９４，８６，８８，１３４゜１３５．１３６
，１４８，１５０，１５１゜１６７、 １６９． １７
０． １９１． ２０７゜２０８、 ２５６． ２５７
． ２５８． ２８４゜２８７、 ２８８． ２８９．
３１８． ３１９゜３４２．３４３：ｐ形高濃度不純
物領域７．８，５，６，２６，２７，４６，４７゜８４
．８５，８８，１３１，１３２，１４３゜１４４．１５
７，１６０，２００，２０１゜２０３．２８５，２８６
，３２２，３３９：ｎ形高濃度不純物領域 ２０．２１，３１，３３，５１，５３，８９゜９２．１
０３，１２６，１２８，１５８，１６１゜１９４．１９
８，２７３，２７６．２９３゜２９７．３１０，３１４
，３３４，３４９：薄い酸化膜 １１．１２，３０，３２，５０，５２，９０゜９１．１
２５，１２７，１５９，１６２，１９５゜１９７．２６
１，２６５，２６８，２６９゜２７２．２７５，２７８
，２７９，２９２゜２９６．２９９，３００，３０７，
３０８゜３１２．３１３，３５２，３１５，３６０゜２
０− ３３１．３３２，３３３，３３６，３３７゜３４６．３
４７，３５０，３５１，４０４゜４０５：多結晶シリコ
ン １４．１３，１５，３４，３５，３６，５４゜５５．５
６，９５，１０５，１０７，１２０゜１５３．１９２，
２７０，２９０，３０２゜３２４：厚い酸化膜 １０４．１８９：窒化シリコン膜 １００．１２３，１３０，１３３，１４５゜１４９．１
５４，１６３，１６４，１６８゜１９０．１９９，２０
２，２０４，２０６゜２０９．３０３，３０５，３０９
，３２６゜３２７．３３０，３３８，３４０．３４８：
不純物添加時のマスク絶縁物 ３１１．３１６，３３５：酸化膜 １３７．１７５，２１４，３２０，３４４：表面保護膜 １６．１７，１８，１９，３７，３８，３９゜４０．５
７，５８，５９，６０，９６，９７゜９８．９９，１３
８，１３９，１４０，１４１゜１７１、 １７２． １
７３． １７４． ２１０゜２１１． ２１２． ２１
３． ２７１． ２７４゜２７７、 ２９１． ２９４
． ２９５． ２９８゜３２１．３４５：電極 第１図 ２３− 筋次図 めｌ目 （Ａ） （Ｂ） 第７図 第２図 第７ρ図 第１／図 トランシヌタ
第２図、第３図、第４図は本発明による新らしいＣＭＯ
８Ｉ−ランジスタの断面図であり、第５図、第６図、第
７図、第８図、第９図は本発明によるＣＭＯＳトランジ
スタの製造方法とその内容を示す図であり、第１０図、
第１１図は本発明によるＣＭＯＳトランジスタをダイナ
ミックメモリに適用した例を示す図であり、第１２図は
第１０図、第１１図に示したメモリ構造の製造工程を示
す図である。 各記号は各々次のものを示す。 ］、、２２，４１，８０，１１９，１８２゜１８８．１
０１，２６０，２８０，３０１゜３２３：半導体基板 ２．２４，４２，８１，８２，１０２，１０８゜４０１
．４０２，４０３，１２２，１４２゜１５５．１９３，
１９６，２５１，２８１゜３０４．３２５：ｐ形不純物
領域 ２３．４３，４４，８３，１２４，１４６゜１６５．１
６６．２０５，２５２，２６２゜２６３．２８３，２８
２，３０６，３２８゜３２９ ： ｎ形不純物領域 ３．４，９，１０，２５，２８，２９，４５゜４８．４
９，９３，９４，８６，８８，１３４゜１３５．１３６
，１４８，１５０，１５１゜１６７、 １６９． １７
０． １９１． ２０７゜２０８、 ２５６． ２５７
． ２５８． ２８４゜２８７、 ２８８． ２８９．
３１８． ３１９゜３４２．３４３：ｐ形高濃度不純
物領域７．８，５，６，２６，２７，４６，４７゜８４
．８５，８８，１３１，１３２，１４３゜１４４．１５
７，１６０，２００，２０１゜２０３．２８５，２８６
，３２２，３３９：ｎ形高濃度不純物領域 ２０．２１，３１，３３，５１，５３，８９゜９２．１
０３，１２６，１２８，１５８，１６１゜１９４．１９
８，２７３，２７６．２９３゜２９７．３１０，３１４
，３３４，３４９：薄い酸化膜 １１．１２，３０，３２，５０，５２，９０゜９１．１
２５，１２７，１５９，１６２，１９５゜１９７．２６
１，２６５，２６８，２６９゜２７２．２７５，２７８
，２７９，２９２゜２９６．２９９，３００，３０７，
３０８゜３１２．３１３，３５２，３１５，３６０゜２
０− ３３１．３３２，３３３，３３６，３３７゜３４６．３
４７，３５０，３５１，４０４゜４０５：多結晶シリコ
ン １４．１３，１５，３４，３５，３６，５４゜５５．５
６，９５，１０５，１０７，１２０゜１５３．１９２，
２７０，２９０，３０２゜３２４：厚い酸化膜 １０４．１８９：窒化シリコン膜 １００．１２３，１３０，１３３，１４５゜１４９．１
５４，１６３，１６４，１６８゜１９０．１９９，２０
２，２０４，２０６゜２０９．３０３，３０５，３０９
，３２６゜３２７．３３０，３３８，３４０．３４８：
不純物添加時のマスク絶縁物 ３１１．３１６，３３５：酸化膜 １３７．１７５，２１４，３２０，３４４：表面保護膜 １６．１７，１８，１９，３７，３８，３９゜４０．５
７，５８，５９，６０，９６，９７゜９８．９９，１３
８，１３９，１４０，１４１゜１７１、 １７２． １
７３． １７４． ２１０゜２１１． ２１２． ２１
３． ２７１． ２７４゜２７７、 ２９１． ２９４
． ２９５． ２９８゜３２１．３４５：電極 第１図 ２３− 筋次図 めｌ目 （Ａ） （Ｂ） 第７図 第２図 第７ρ図 第１／図 トランシヌタ
Claims (1)
- １、Ｎチャネル絶縁ゲート電界効果トランジスタとＰチ
ャネル絶縁ゲート電界効果トランジスタをそなえ、上記
ＮチャネルもしくはＰチャネル絶縁ゲート電界効果トラ
ンジスタのうちの一方の少なくともソース、ドレイン領
域は、半導体基板とは逆の導電形を有する第１の領域内
に形成され、他方の少なくともソース、ドレイン領域は
、上記半導体基板と同一の導電形を有し、かつ、不純物
濃度が上記基板より高い第２の領域内に形“成され、上
記第１の領域と上記第２の領域は、互いに接触せずに分
離されである相補形絶縁ゲート電界効果トランジスタ集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259138A JPS60143659A (ja) | 1984-12-10 | 1984-12-10 | 相補形絶縁ゲート電界効果トランジスタ集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59259138A JPS60143659A (ja) | 1984-12-10 | 1984-12-10 | 相補形絶縁ゲート電界効果トランジスタ集積回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9770776A Division JPS5323577A (en) | 1976-08-18 | 1976-08-18 | Complementary type insulated gate effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60143659A true JPS60143659A (ja) | 1985-07-29 |
| JPH0213822B2 JPH0213822B2 (ja) | 1990-04-05 |
Family
ID=17329851
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59259138A Granted JPS60143659A (ja) | 1984-12-10 | 1984-12-10 | 相補形絶縁ゲート電界効果トランジスタ集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60143659A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223652A (ja) * | 1988-07-13 | 1990-01-25 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130187A (ja) * | 1973-04-12 | 1974-12-13 |
-
1984
- 1984-12-10 JP JP59259138A patent/JPS60143659A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49130187A (ja) * | 1973-04-12 | 1974-12-13 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0223652A (ja) * | 1988-07-13 | 1990-01-25 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213822B2 (ja) | 1990-04-05 |
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