JPS587882A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS587882A JPS587882A JP56105884A JP10588481A JPS587882A JP S587882 A JPS587882 A JP S587882A JP 56105884 A JP56105884 A JP 56105884A JP 10588481 A JP10588481 A JP 10588481A JP S587882 A JPS587882 A JP S587882A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- drain
- silicon
- source
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/113—Isolations within a component, i.e. internal isolations
- H10D62/115—Dielectric isolations, e.g. air gaps
- H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、特にシリコン基板を用いた集積回
路、詳しくは接合型電界効果トランジスタ及びこれを含
んだ集積回路装置に関する。
路、詳しくは接合型電界効果トランジスタ及びこれを含
んだ集積回路装置に関する。
シリコン基板を用いた集積回路はいわゆるプレーナ技術
を使ったバイポーラ派、シリコン表面を用いたｈＫ）８
（Ｍｅｔａｌ ８ｉ１ｉｃｏｎ−ｄｉｏｘｉｄｅ ｆ
ｉｅｍｉｃｏｎｄｕｃｔｏｒ）型の集積回路が、特にＭ
Ｏａ型はその高集積化し鳥い点から極めて多くの集積回
路に使用され、ｌチップマイクロコンビーータ等にみら
れる様に驚くべき機能を持たせることができるまでにな
っている。このように現在はバイポーラ型あるいはＭ）
８型が多用されているわけであるが、これは他の接合型
の電界効果トランジスタの如く、トランジスタ間の分離
方法が困難でありかつ大面積を占有するため高集積化が
困難となること、また低電圧で駆動させるには不純物濃
度プロファイルの急峻でかつ薄いエピタキシャル層が必
要であったからである。しかしながら減圧エピタキシャ
ル装置、イオン注入装置の利用により、仁の制限は除々
に解除されつつある。
を使ったバイポーラ派、シリコン表面を用いたｈＫ）８
（Ｍｅｔａｌ ８ｉ１ｉｃｏｎ−ｄｉｏｘｉｄｅ ｆ
ｉｅｍｉｃｏｎｄｕｃｔｏｒ）型の集積回路が、特にＭ
Ｏａ型はその高集積化し鳥い点から極めて多くの集積回
路に使用され、ｌチップマイクロコンビーータ等にみら
れる様に驚くべき機能を持たせることができるまでにな
っている。このように現在はバイポーラ型あるいはＭ）
８型が多用されているわけであるが、これは他の接合型
の電界効果トランジスタの如く、トランジスタ間の分離
方法が困難でありかつ大面積を占有するため高集積化が
困難となること、また低電圧で駆動させるには不純物濃
度プロファイルの急峻でかつ薄いエピタキシャル層が必
要であったからである。しかしながら減圧エピタキシャ
ル装置、イオン注入装置の利用により、仁の制限は除々
に解除されつつある。
第１図は従来から多用されているプレーナー型の接合型
電界効果型トランジスタの断面を示すものである。ｐｍ
の不純物を高濃度含むシリコン基板１上にｎｆＪ、のエ
ピタキシャルＷＸ２を形成し、ｎ型の高濃度不純物を含
むソース３及びドレイン４を拡散形成し、さらＫｐ型の
高濃度不純物層によりゲート５を又同じく素子間分離部
６を形成してあり平面構造のため集積化し易い特徴があ
る。しかしながらｐ−ｎ８合による分離のため、分離に
必要な面積が大きく又浮遊キャパシタンスが大きくなる
という欠点を有する。
電界効果型トランジスタの断面を示すものである。ｐｍ
の不純物を高濃度含むシリコン基板１上にｎｆＪ、のエ
ピタキシャルＷＸ２を形成し、ｎ型の高濃度不純物を含
むソース３及びドレイン４を拡散形成し、さらＫｐ型の
高濃度不純物層によりゲート５を又同じく素子間分離部
６を形成してあり平面構造のため集積化し易い特徴があ
る。しかしながらｐ−ｎ８合による分離のため、分離に
必要な面積が大きく又浮遊キャパシタンスが大きくなる
という欠点を有する。
Ｎ２図はアイＯイー・イー幸ジャーナル・オブ・ソリマ
ドステートサーキット （ＩｌａＢ ＪＯＵＲＮＡＬＯ
Ｆ ８０ＬＩＤ−８ＴＡＴＥ ＣＩ［ＴＪＩＴ８）ｒＩ
ＰＰ（ＭＥ ５Ｃ−１５−８第４号６５６〜６６０
ページに記数されたオサム・ミナト他６名による論文に
述べられた埋め込み型接合電界効果トランジスタの例で
ある。この素子はｎｗ基板１０ 中にコンプリメタリ−
ＭＯＳでｐ−ウェルと呼ばれているｐ型の拡散層と同時
に形成されたゲートとなる２ｍ領域１１ を峡け、さ
らにドレイン１２ 及びソース１３ となるｎ１ｊ
１の領域を設けそれぞれに電極を設けたものであり、こ
の論文の例では、この接合型電界効果トランジスタを負
荷にし電源を基板から取り、かつゲート領ｔ！Ｉ／、］
】はコンプリメンタリＣＭＯ８（Ｄ ｐ−ウェルとして
いるため、接合層電界効果トランジスタのドレインゲー
トの基板嵌置への取り出しは集積回路全体でスタはソー
ス電極だけそれぞれ取り出せばよいこととなり集積度を
上げることに大きく寄与している。しかしながらこの構
造ではベース領域をｐ−ウェルと同時に製作するため、
その基板に対するいわゆる接合深さは４ミクロンとなり
、横方向の拡散ひろがりにより、おのずとその大きさは
制限されることとなり、高密変集積化する上で１〜２ミ
クロン程度のパターンにすると大きな障害となる。また
この接合型電界効果トランジスタは特殊な使用例で、一
般にこの型のトランジスタを基本とする集積回路ではさ
らにゲート領域へのオーミヲク接合及びトランジスタ間
の分離を必要とするので、一般的なソース、ゲート、ド
レインを認意の電位で用いる集積回路の基本素子とはな
り得ないＯ 本発明の目的は従来困難であうた一般的な使用に耐え得
、しかも超高密度化に非常に適した構造の半導体装置を
提供することにある。
ドステートサーキット （ＩｌａＢ ＪＯＵＲＮＡＬＯ
Ｆ ８０ＬＩＤ−８ＴＡＴＥ ＣＩ［ＴＪＩＴ８）ｒＩ
ＰＰ（ＭＥ ５Ｃ−１５−８第４号６５６〜６６０
ページに記数されたオサム・ミナト他６名による論文に
述べられた埋め込み型接合電界効果トランジスタの例で
ある。この素子はｎｗ基板１０ 中にコンプリメタリ−
ＭＯＳでｐ−ウェルと呼ばれているｐ型の拡散層と同時
に形成されたゲートとなる２ｍ領域１１ を峡け、さ
らにドレイン１２ 及びソース１３ となるｎ１ｊ
１の領域を設けそれぞれに電極を設けたものであり、こ
の論文の例では、この接合型電界効果トランジスタを負
荷にし電源を基板から取り、かつゲート領ｔ！Ｉ／、］
】はコンプリメンタリＣＭＯ８（Ｄ ｐ−ウェルとして
いるため、接合層電界効果トランジスタのドレインゲー
トの基板嵌置への取り出しは集積回路全体でスタはソー
ス電極だけそれぞれ取り出せばよいこととなり集積度を
上げることに大きく寄与している。しかしながらこの構
造ではベース領域をｐ−ウェルと同時に製作するため、
その基板に対するいわゆる接合深さは４ミクロンとなり
、横方向の拡散ひろがりにより、おのずとその大きさは
制限されることとなり、高密変集積化する上で１〜２ミ
クロン程度のパターンにすると大きな障害となる。また
この接合型電界効果トランジスタは特殊な使用例で、一
般にこの型のトランジスタを基本とする集積回路ではさ
らにゲート領域へのオーミヲク接合及びトランジスタ間
の分離を必要とするので、一般的なソース、ゲート、ド
レインを認意の電位で用いる集積回路の基本素子とはな
り得ないＯ 本発明の目的は従来困難であうた一般的な使用に耐え得
、しかも超高密度化に非常に適した構造の半導体装置を
提供することにある。
本発明によれば、シリコン基板上に形成され、そのゲー
ト部となる単結基層の一部が基板単結晶に接し、ドレイ
ン部あるいはソース部の少くともいずれか一方となる不
純物を含む単結晶層が非晶質の絶縁物を介して基板上に
設置された構造を含むことを特徴とする半導体装置を得
られる。
ト部となる単結基層の一部が基板単結晶に接し、ドレイ
ン部あるいはソース部の少くともいずれか一方となる不
純物を含む単結晶層が非晶質の絶縁物を介して基板上に
設置された構造を含むことを特徴とする半導体装置を得
られる。
＃配本発明によればドレインまた必要とあればソースを
基板から絶縁物で分離できるので浮遊容量を小さくでき
、高速動作の可能な集積回路を得ることができる。また
絶に膜分離を使用しているのでｎチャンネル・ｐチャン
ネルの混成も同一基板上で可能であり、コンプリメンタ
リ−の回路構成をとることが可能である。又対向するゲ
ート間距離と不純物一度分布を適切に選択すると、エン
ハンスメント聾あるいはディプリーシ膨ン型の両型のト
ランジスタを得ることができる。
基板から絶縁物で分離できるので浮遊容量を小さくでき
、高速動作の可能な集積回路を得ることができる。また
絶に膜分離を使用しているのでｎチャンネル・ｐチャン
ネルの混成も同一基板上で可能であり、コンプリメンタ
リ−の回路構成をとることが可能である。又対向するゲ
ート間距離と不純物一度分布を適切に選択すると、エン
ハンスメント聾あるいはディプリーシ膨ン型の両型のト
ランジスタを得ることができる。
また絶縁膜上のシリコン層が単結晶であるから、この単
結晶膜上に各種の能動あるいは受動素子を同一基板上に
集積化することが可能となる。
結晶膜上に各種の能動あるいは受動素子を同一基板上に
集積化することが可能となる。
第３図は本発明の第１の実施例をとして接合型電界効果
トランジスタを製作する工程とその構造を示すものであ
る。まずシリコン基板萄 を熱酸化等により表面にシリ
コン酸化膜あるいは窒化膜等の絶縁膜３１を形成する。
トランジスタを製作する工程とその構造を示すものであ
る。まずシリコン基板萄 を熱酸化等により表面にシリ
コン酸化膜あるいは窒化膜等の絶縁膜３１を形成する。
これを写真蝕刻工程によりゲートを形成する部分を開口
しシリコン基板を露出させる。続いて水素希釈の８ｘ鵬
Ｃ１，塩酸混合ガスを用いて基板温度〜１０８０℃程度
でｆ３ＱＴｏｒｒの減圧下でシリコンをエピタキシャル
成長するこのとき第１の１ステツプでｐ型の伝導性を与
えるためボロン（ロ）等゛の不純物をドープし第２のス
テ・プではｎ聾の伝導性を与えるためリン［Ｆ］あるい
はヒ素（Ａｓ）をドープすることによりそれぞれ３２．
３３のエピタキシャル・シリコン層を得ると第３図（１
）の状態になる。続いて４０〜１００ ｎｍ ９度の下
敷きシリコン酸化膜３４と１００〜２００ ｎｍ程度の
気相成長法によるシリコン窒化膜部 を付着し写真蝕刻
法によりトランジスタ頭載となる部分を残し、続いてこ
のシリコン窒化膜をマスクにして、マスクしていない部
分Ｋｐ型となるボロン（Ｂ）等を拡散し続いて熱酸化す
ると（ｂ）図の如き構造となる。こうするとチャンネル
側面でのリーク電流を見金にａさえることができる。次
に表面側のゲート領域を形成する場所に写真蝕刻法によ
り窒化膜３９ と下敷き酸化膜葛を残す、続いてｎ型
の不純物を拡散し続いて熱酸化により比較的厚い酸化膜
Ｃで覆われたソース旬 及びドレイン４１ 領域を得
ることができる。これらの工程によりはじめに埋め込ん
で形成されたベース領域３２ は４３ に示す如くや
や上下に拡がった形状となる。最後にｔ化膜を取り除き
イオン注入等による比較的洩い不純物導入法により表面
側のゲート領穢４ を形成すると第３図（ｅ）の如く横
型の接合型電界効果トランジスタを得る。これ等の工程
で使用された不純物ドープ法上述の方法選択以外にも熱
拡散法、イオン注入法等種々の方法がマスク材の材質膜
厚を適切に選択することにより利用できることはいうま
でもない。
しシリコン基板を露出させる。続いて水素希釈の８ｘ鵬
Ｃ１，塩酸混合ガスを用いて基板温度〜１０８０℃程度
でｆ３ＱＴｏｒｒの減圧下でシリコンをエピタキシャル
成長するこのとき第１の１ステツプでｐ型の伝導性を与
えるためボロン（ロ）等゛の不純物をドープし第２のス
テ・プではｎ聾の伝導性を与えるためリン［Ｆ］あるい
はヒ素（Ａｓ）をドープすることによりそれぞれ３２．
３３のエピタキシャル・シリコン層を得ると第３図（１
）の状態になる。続いて４０〜１００ ｎｍ ９度の下
敷きシリコン酸化膜３４と１００〜２００ ｎｍ程度の
気相成長法によるシリコン窒化膜部 を付着し写真蝕刻
法によりトランジスタ頭載となる部分を残し、続いてこ
のシリコン窒化膜をマスクにして、マスクしていない部
分Ｋｐ型となるボロン（Ｂ）等を拡散し続いて熱酸化す
ると（ｂ）図の如き構造となる。こうするとチャンネル
側面でのリーク電流を見金にａさえることができる。次
に表面側のゲート領域を形成する場所に写真蝕刻法によ
り窒化膜３９ と下敷き酸化膜葛を残す、続いてｎ型
の不純物を拡散し続いて熱酸化により比較的厚い酸化膜
Ｃで覆われたソース旬 及びドレイン４１ 領域を得
ることができる。これらの工程によりはじめに埋め込ん
で形成されたベース領域３２ は４３ に示す如くや
や上下に拡がった形状となる。最後にｔ化膜を取り除き
イオン注入等による比較的洩い不純物導入法により表面
側のゲート領穢４ を形成すると第３図（ｅ）の如く横
型の接合型電界効果トランジスタを得る。これ等の工程
で使用された不純物ドープ法上述の方法選択以外にも熱
拡散法、イオン注入法等種々の方法がマスク材の材質膜
厚を適切に選択することにより利用できることはいうま
でもない。
本発明の第１の実施例では、ソース及びドレインが絶縁
膜により基板及び周囲の素子から電気的に分離されてい
るので、極めて高速に動作させることができる。素子間
の分離はソース及びドレインが基板から分離されている
ので、成長したエピタキシャル層を写真蝕刻法により除
去してもかまわない。また分離すべき素子間距離が充分
ある場合には、前述の８ｓＨ２ＣＩ□を用いたエピタキ
シャル法によれば、シリコン酸化膜あるいは窒化膜等の
非晶買絶鍬膜上には、その絶縁物開口部下の単結晶シリ
コンを種として成長させその開口面から横方向に拡がっ
て成長したシリコン単結晶がその開口部周囲にしか存在
しないようにすることができる。
膜により基板及び周囲の素子から電気的に分離されてい
るので、極めて高速に動作させることができる。素子間
の分離はソース及びドレインが基板から分離されている
ので、成長したエピタキシャル層を写真蝕刻法により除
去してもかまわない。また分離すべき素子間距離が充分
ある場合には、前述の８ｓＨ２ＣＩ□を用いたエピタキ
シャル法によれば、シリコン酸化膜あるいは窒化膜等の
非晶買絶鍬膜上には、その絶縁物開口部下の単結晶シリ
コンを種として成長させその開口面から横方向に拡がっ
て成長したシリコン単結晶がその開口部周囲にしか存在
しないようにすることができる。
従ってこＯ開口部に形成された接合型電界効果トランジ
スタとまわりの素子間は自然発生的に分離された構造と
なり得るので、特に前２記の手法はとらずさも集積回路
を同一基板上に形成できる。
スタとまわりの素子間は自然発生的に分離された構造と
なり得るので、特に前２記の手法はとらずさも集積回路
を同一基板上に形成できる。
第４図は本発明の［２０実施例で、ソース又はドレイン
団、ゲート５１部はｐ −ｆｌ接合により電気的に分離
されており、基板から特別絶Ｉ／＃膜により分離されて
いるということはない。しかしドレイン又はソース５２
は酸化Ｉ！４５３ により基板から分離されている
ので、多くの場合、ＩＩｇｌの実施例と同様に負荷容量
を＠滅でき高速動作を可能とする。
団、ゲート５１部はｐ −ｆｌ接合により電気的に分離
されており、基板から特別絶Ｉ／＃膜により分離されて
いるということはない。しかしドレイン又はソース５２
は酸化Ｉ！４５３ により基板から分離されている
ので、多くの場合、ＩＩｇｌの実施例と同様に負荷容量
を＠滅でき高速動作を可能とする。
第２の実施例は第１の実施例の製造工程を示す第３図（
１）のゲート埋め込み層をつくる際の絶縁物開口部をそ
の後ソース又はドレイン部を形成する領域まで形成する
ことＫより、第１の実施例と同じ工程で作れる。
１）のゲート埋め込み層をつくる際の絶縁物開口部をそ
の後ソース又はドレイン部を形成する領域まで形成する
ことＫより、第１の実施例と同じ工程で作れる。
以上の実施例ではｎチャンネル塑素子について述べたが
、ｐチャンネル構造のものが作れることは半導体関連技
術者ならずとも容易に類推できることであり、実際に製
作は容易に出来る。
、ｐチャンネル構造のものが作れることは半導体関連技
術者ならずとも容易に類推できることであり、実際に製
作は容易に出来る。
第１図は従来から使用されて来ている接合分離型の横型
接合型電界効果トランジスタの断面を示す模式図である
。１は基板、２はエピタキシャル層、３はソース、４は
ドレイン、５はゲート、６は素子分離のための拡散層を
示す。第２図は集積回路に使用され高密度化に役立って
いる素子の例で１１ は基板、１２ はソース、１
３ はドレイン、１４ はゲートを示す。第３図は
本発明の第１の実施例とその製造工程を説明するための
図であり、萄 は基板、３１は絶縁物、３２．＆３はそ
れぞれゲート及びチャネル部となるエピタキシャル層、
Ｕはシリコン酸化膜、弱はシリコン窒化膜、あはリーク
防止用の拡散層、３７ は素子間分離用の絶縁膜、３８
．３９はシリコン酸化膜及び窒化膜、旬はソース、４１
はドレイン、々 はシリコン酸化膜、４３ は埋
め込みのゲート層、４４４１ｄＭＭゲート層である。第
４図は本発明の＠２の実施例で（資）はソース又はドレ
イン、５１ は埋め込みゲート層、５２ はドレイン
又はソース、団は５２を基板から電気的に絶縁している
絶縁膜である。
接合型電界効果トランジスタの断面を示す模式図である
。１は基板、２はエピタキシャル層、３はソース、４は
ドレイン、５はゲート、６は素子分離のための拡散層を
示す。第２図は集積回路に使用され高密度化に役立って
いる素子の例で１１ は基板、１２ はソース、１
３ はドレイン、１４ はゲートを示す。第３図は
本発明の第１の実施例とその製造工程を説明するための
図であり、萄 は基板、３１は絶縁物、３２．＆３はそ
れぞれゲート及びチャネル部となるエピタキシャル層、
Ｕはシリコン酸化膜、弱はシリコン窒化膜、あはリーク
防止用の拡散層、３７ は素子間分離用の絶縁膜、３８
．３９はシリコン酸化膜及び窒化膜、旬はソース、４１
はドレイン、々 はシリコン酸化膜、４３ は埋
め込みのゲート層、４４４１ｄＭＭゲート層である。第
４図は本発明の＠２の実施例で（資）はソース又はドレ
イン、５１ は埋め込みゲート層、５２ はドレイン
又はソース、団は５２を基板から電気的に絶縁している
絶縁膜である。
Claims (1)
- シリコン基板上に形成され、そのゲート部となる不純物
を含む単結晶層の一部が基板単結晶に接し、ドレイン部
あるいはソース部の少くともいずれか一方となる不純物
を含む単結晶層が非晶質の絶縁物を介して基板上に設置
された構造を含むことを特徴とする半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105884A JPS587882A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
| US06/395,110 US4637127A (en) | 1981-07-07 | 1982-07-06 | Method for manufacturing a semiconductor device |
| DE19823225398 DE3225398A1 (de) | 1981-07-07 | 1982-07-07 | Halbleitervorrichtung und verfahren zu ihrer herstellung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56105884A JPS587882A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS587882A true JPS587882A (ja) | 1983-01-17 |
Family
ID=14419352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56105884A Pending JPS587882A (ja) | 1981-07-07 | 1981-07-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS587882A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137677A (en) * | 1977-05-07 | 1978-12-01 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and its manufacture |
-
1981
- 1981-07-07 JP JP56105884A patent/JPS587882A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53137677A (en) * | 1977-05-07 | 1978-12-01 | Matsushita Electric Ind Co Ltd | Junction type field effect transistor and its manufacture |
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