JPS5879751A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
- Publication number
- JPS5879751A JPS5879751A JP56178766A JP17876681A JPS5879751A JP S5879751 A JPS5879751 A JP S5879751A JP 56178766 A JP56178766 A JP 56178766A JP 17876681 A JP17876681 A JP 17876681A JP S5879751 A JPS5879751 A JP S5879751A
- Authority
- JP
- Japan
- Prior art keywords
- type
- well
- region
- type region
- latch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/854—Complementary IGFETs, e.g. CMOS comprising arrangements for preventing bipolar actions between the different IGFET regions, e.g. arrangements for latchup prevention
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１１） 発明の技術分野
本発明は相補型半導体装置に係り、特にラフチアツブ強
度を増大し得るＭＩＳ構造の相補型半導体装置の構造に
関する。
度を増大し得るＭＩＳ構造の相補型半導体装置の構造に
関する。
（２）従来技術と問題点
ＭＩＳ構造の相補型半導体装置においてはかねてより耐
ラツチアツプ強度をより増大させることが一つの課題と
なっている。
ラツチアツプ強度をより増大させることが一つの課題と
なっている。
第１図はＭＩＳ構造の相補型半導体装置の一例として掲
げたシリコン相補型ＭＯ３電界効果トランジスタ（以下
ＣＭＯ３ＦＥＴと略記する）の要部断面図で、Ｓｔゲー
）０ＭＯ３ＦＥＴを用いて構成したインバータ回路の要
部断面を模式的に示す。
げたシリコン相補型ＭＯ３電界効果トランジスタ（以下
ＣＭＯ３ＦＥＴと略記する）の要部断面図で、Ｓｔゲー
）０ＭＯ３ＦＥＴを用いて構成したインバータ回路の要
部断面を模式的に示す。
同図において、１はｎ型のシリコン（Ｓｔ）基板、２は
島状に形成されたｐ型領域（以下これをｐウェルと略記
する）、３及び４はそれぞれｎチャネル型素子及びｐチ
ャネル型素子、５．６はゲート電極、７．８はｎチャネ
ル型素子のソース及びドレイン領域でいずれもｎ型領域
、９．１０はｐチャネル型素子のソース及びドレイン領
域でいずれもｐ型領域、１１はｐウェルのコンタクト領
域でｐ＋型領領域１２はｎ型基板のコンタクト領域でイ
型領域である。
島状に形成されたｐ型領域（以下これをｐウェルと略記
する）、３及び４はそれぞれｎチャネル型素子及びｐチ
ャネル型素子、５．６はゲート電極、７．８はｎチャネ
ル型素子のソース及びドレイン領域でいずれもｎ型領域
、９．１０はｐチャネル型素子のソース及びドレイン領
域でいずれもｐ型領域、１１はｐウェルのコンタクト領
域でｐ＋型領領域１２はｎ型基板のコンタクト領域でイ
型領域である。
第２図は上記インバータ回路を第１図と対応させて示す
回路図である。
回路図である。
このように構成された０ＭＯ３ＦＥＴには、ｐ型のソー
ス領域９．ｎ型のＳｉ基板１． ｐウェル領域２とに
より構成されるｐｎｐ型の寄生バイポーラ型トランジス
タ、及びｎ型のＳｉ基板１゜ｐウェル領域２及びｎ型の
ソース領域７とにより構成されるｎｐｎ型の寄生トラン
ジスタが存在する。しかし上記ＣＭＯ３ＦＥＴの通常の
使用状態では、各部に印加するバイアスを考慮する等の
手段が講じられているので、これら寄生トランジスタは
動作しない。しかし入出力端子や電源に大きなノイズが
加わったりした場合には、上記寄生トランジスタが動作
してしまう場合がある。
ス領域９．ｎ型のＳｉ基板１． ｐウェル領域２とに
より構成されるｐｎｐ型の寄生バイポーラ型トランジス
タ、及びｎ型のＳｉ基板１゜ｐウェル領域２及びｎ型の
ソース領域７とにより構成されるｎｐｎ型の寄生トラン
ジスタが存在する。しかし上記ＣＭＯ３ＦＥＴの通常の
使用状態では、各部に印加するバイアスを考慮する等の
手段が講じられているので、これら寄生トランジスタは
動作しない。しかし入出力端子や電源に大きなノイズが
加わったりした場合には、上記寄生トランジスタが動作
してしまう場合がある。
第３図は上記寄生トランジスタを等価的に示す回路図で
、１３． １４はそれぞれ上記ｐｎｐ型、及びｎｐｎ型
の寄生トランジスタを示す。同図に見られる如くこれら
寄生トランジスタが一旦動作を始めると、一方のコレク
タ電流が他方のベース電流となって互いの動作を強め合
い、その状態を自身が固定してしまうことがある。これ
が所謂ラッチアップといわれる現象で、素子がこのよう
な状態となると、上記内部を流れる大電流による発熱の
ため素子が破壊してしまう。
、１３． １４はそれぞれ上記ｐｎｐ型、及びｎｐｎ型
の寄生トランジスタを示す。同図に見られる如くこれら
寄生トランジスタが一旦動作を始めると、一方のコレク
タ電流が他方のベース電流となって互いの動作を強め合
い、その状態を自身が固定してしまうことがある。これ
が所謂ラッチアップといわれる現象で、素子がこのよう
な状態となると、上記内部を流れる大電流による発熱の
ため素子が破壊してしまう。
従って０ＭＯ３ＦＥＴ等相補型Ｍｉｓ ＦＥＴにおい
ては、上記ラッチアンプを生じにくくすること、即ち耐
ラツチアツプ強度を増大することが重要な課題となって
いる。
ては、上記ラッチアンプを生じにくくすること、即ち耐
ラツチアツプ強度を増大することが重要な課題となって
いる。
耐ラツチアツプ強度を増大するには、原理的にはｐウェ
ルの不純物濃度大きくするか、或いはｐウェルの深さく
図の上下方向の厚さ）を大とすればよいことが知られて
いる。しかし前者の方法はｎチャネル素子のしきい値電
圧がｐウェルの表面濃度に依存するため、ｐウェルの不
純物濃度を極端に濃くすることができないという制約が
ある。
ルの不純物濃度大きくするか、或いはｐウェルの深さく
図の上下方向の厚さ）を大とすればよいことが知られて
いる。しかし前者の方法はｎチャネル素子のしきい値電
圧がｐウェルの表面濃度に依存するため、ｐウェルの不
純物濃度を極端に濃くすることができないという制約が
ある。
また後者は、ｐ型不純物として通常用いられるボロン（
Ｂ）は拡散係数が小さいため、これを用いて深い拡散を
行うのは長時間を要する欠点がある。
Ｂ）は拡散係数が小さいため、これを用いて深い拡散を
行うのは長時間を要する欠点がある。
拡散係数の大きいアルミニウム（ＡＩｌ）を用イればｐ
ウェルを深く形成することは容易だが、ｐウェルの形成
後に引き続く素子形成工程における加熱処理により、Ａ
ｌが更に拡散されてｐウェルの表面濃度が変動してしま
うため、ｐウェルの表面濃度に影響される素子のしきい
値電圧の制御が著しく困難になる。
ウェルを深く形成することは容易だが、ｐウェルの形成
後に引き続く素子形成工程における加熱処理により、Ａ
ｌが更に拡散されてｐウェルの表面濃度が変動してしま
うため、ｐウェルの表面濃度に影響される素子のしきい
値電圧の制御が著しく困難になる。
このような難点があるため耐ラツチアツプ強度を増大し
ようとする従来の試みはいずれも十分な成果が得られた
とはいい難い。
ようとする従来の試みはいずれも十分な成果が得られた
とはいい難い。
（３） 発明の目的
本発明の目的は上記問題点を解消して耐ランチアップ強
度を増大し得る相補型Ｍｉｓ ＦＥＴの改良された構
造を提供することにある。
度を増大し得る相補型Ｍｉｓ ＦＥＴの改良された構
造を提供することにある。
（４）発明の構成
本発明の特徴は、ｎ型半導体基板表面に島状に形成され
たｐ型領域を有し、該島状のｐ型領域表面にｎチャネル
電界効果トランジスタ素子が形成され、前記ｎ型半導体
基板表面にｐチャネル電界効果トランジスタ素子が形成
されてなるＭＩＳ構造の相補型半導体装置において、前
記島状のｐ型領域は、ボロンが導入されてなる第１のｐ
型領域と、アルミニウムが前記第１のｐ型領域より深く
導入されてなる第２のｐ型領域とが合成されて構成され
てなることにある。
たｐ型領域を有し、該島状のｐ型領域表面にｎチャネル
電界効果トランジスタ素子が形成され、前記ｎ型半導体
基板表面にｐチャネル電界効果トランジスタ素子が形成
されてなるＭＩＳ構造の相補型半導体装置において、前
記島状のｐ型領域は、ボロンが導入されてなる第１のｐ
型領域と、アルミニウムが前記第１のｐ型領域より深く
導入されてなる第２のｐ型領域とが合成されて構成され
てなることにある。
以下本発明の一実施例を図面により説明する。
第４図は本発明に係る相補型ＭＩＳ ＦＥＴの一実施
例の要部であるｐウェルの深さ方向の不純物濃度分布を
示す曲線図である。本実施例の素子の模式的な断面形状
は第１図とかわる所はないので、第１図を参照しながら
以下一実施例を説明する。
例の要部であるｐウェルの深さ方向の不純物濃度分布を
示す曲線図である。本実施例の素子の模式的な断面形状
は第１図とかわる所はないので、第１図を参照しながら
以下一実施例を説明する。
第４図において横軸は深さを、縦軸は不純物濃度を表し
、曲線１５． １６はそれぞれ本実施例の装置のｐウェ
ル２内の深さ方向のボロン（Ｂ）及びアルミニウム（Ａ
Ｊ）の濃度分布を、曲線１７は両者の和のｐ型不純物の
濃度分布を示す。
、曲線１５． １６はそれぞれ本実施例の装置のｐウェ
ル２内の深さ方向のボロン（Ｂ）及びアルミニウム（Ａ
Ｊ）の濃度分布を、曲線１７は両者の和のｐ型不純物の
濃度分布を示す。
同図に見られる如く本実施例の装置は、ｐウェル２をボ
ロン（Ｂ）が例えば凡そ３ 〔μｍ〕の深さに拡散され
てなる第１の層と、アルミニウム’（Ａ Ｊ ）が例え
ば凡そ９ 〔μｍ〕の深さに拡散されてなる第２の層と
により形成した。このようなｐウェル２は、例えば抵抗
率約４〔Ω−１〕のｎ型基板ｌの表面に、ｐウェル２形
成領域を開口部とする二酸化シリコン（Ｓｉｎ、）膜を
形成し、これをマスクとしてイオン注入法によりｎ型基
板２の前記開口部表面にＢ及びＡ１を導入し、次いでこ
れを凡そ１２００（’Ｃ）の温度で約３〔時間〕拡散す
ることによって形成し得る。上記Ｂ及びＡＪをイオン注
入するに際し、注入エネルギー及びドーズ量・を、Ｂは
凡そ６０（ｋｅν） 、 ４ Ｘ ＩＱ１２（ａｌｌ
−２）とし、ＡＮは凡そ １００ （ｋ ｅＶ） 、
３ Ｘ １０Ｉ２（ＣＩＱ−２）として、このあと上
述の如（拡散を行えば、Ｂ及びＡｌｌはそれぞれ凡そ３
（＋ｕｍ）′、９ （、ｕｍ）の深さに拡散され、第
４図に示すような不純物濃度分布を有するｐウェル２が
形成される。この場合ＡＩの表面濃度はＢの表面濃度よ
りも一桁小さくなる。
ロン（Ｂ）が例えば凡そ３ 〔μｍ〕の深さに拡散され
てなる第１の層と、アルミニウム’（Ａ Ｊ ）が例え
ば凡そ９ 〔μｍ〕の深さに拡散されてなる第２の層と
により形成した。このようなｐウェル２は、例えば抵抗
率約４〔Ω−１〕のｎ型基板ｌの表面に、ｐウェル２形
成領域を開口部とする二酸化シリコン（Ｓｉｎ、）膜を
形成し、これをマスクとしてイオン注入法によりｎ型基
板２の前記開口部表面にＢ及びＡ１を導入し、次いでこ
れを凡そ１２００（’Ｃ）の温度で約３〔時間〕拡散す
ることによって形成し得る。上記Ｂ及びＡＪをイオン注
入するに際し、注入エネルギー及びドーズ量・を、Ｂは
凡そ６０（ｋｅν） 、 ４ Ｘ ＩＱ１２（ａｌｌ
−２）とし、ＡＮは凡そ １００ （ｋ ｅＶ） 、
３ Ｘ １０Ｉ２（ＣＩＱ−２）として、このあと上
述の如（拡散を行えば、Ｂ及びＡｌｌはそれぞれ凡そ３
（＋ｕｍ）′、９ （、ｕｍ）の深さに拡散され、第
４図に示すような不純物濃度分布を有するｐウェル２が
形成される。この場合ＡＩの表面濃度はＢの表面濃度よ
りも一桁小さくなる。
ｐウェル２をかかる構造とすることにより、表面濃度は
Ｂの拡散により、深さはＡ１の拡散により独立して制御
し得る。従って本実施例のＣＭＯ３ＦＥＴは、ｐウェル
２が要請されるしきい値電圧より定まる所定の表面濃度
と、所望の深さを有する。ものとすることが出来るので
、耐ラツチアツプ強度が増大し、しかも他の電気的特性
には何の影響もない。
Ｂの拡散により、深さはＡ１の拡散により独立して制御
し得る。従って本実施例のＣＭＯ３ＦＥＴは、ｐウェル
２が要請されるしきい値電圧より定まる所定の表面濃度
と、所望の深さを有する。ものとすることが出来るので
、耐ラツチアツプ強度が増大し、しかも他の電気的特性
には何の影響もない。
以上説明した如く本発明により、耐ラツチアツプ強度を
増大し得るＭＩＳ構造の相補型半導体装置が提供される
。
増大し得るＭＩＳ構造の相補型半導体装置が提供される
。
第１図はインバーター回路として構成された相補型ＭＩ
Ｓ半導体装置を示す要部断面図、第２図は上記インバー
ター回路の回路図、第３図は上記第１図の装置の寄生ト
ランジスタ作用を説明するための等価回路図、第４図は
本発明の一実施例のｐウェルの不純物濃度分布を示す曲
線図である。
Ｓ半導体装置を示す要部断面図、第２図は上記インバー
ター回路の回路図、第３図は上記第１図の装置の寄生ト
ランジスタ作用を説明するための等価回路図、第４図は
本発明の一実施例のｐウェルの不純物濃度分布を示す曲
線図である。
Claims (1)
- ｎ型半導体基板表面に島状に形成されたｐ型領域を有し
、該島状のｐ型領域表面にｎチャネル電界効果トランジ
スタ素子が形成され、前記ｎ型半導体基板表面にｐチャ
ネル電界効果トランジスタ素子が形成されてなるＭＩＳ
構造の相補型半導体装置において、前記島状のｐ型領域
は、ボロンが導入されて形成された第１のｐ型領域と、
アルミニウムが前記第１のｐ型領域より深く導入されて
形成された第２のｐ型領域とが合成されて構成されてな
ることを特徴とする相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178766A JPS5879751A (ja) | 1981-11-06 | 1981-11-06 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56178766A JPS5879751A (ja) | 1981-11-06 | 1981-11-06 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5879751A true JPS5879751A (ja) | 1983-05-13 |
Family
ID=16054232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56178766A Pending JPS5879751A (ja) | 1981-11-06 | 1981-11-06 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5879751A (ja) |
-
1981
- 1981-11-06 JP JP56178766A patent/JPS5879751A/ja active Pending
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