JPS5886761A - バイポ−ラトランジスタ・フリツプフロツプ用のポリシリコン相互接続 - Google Patents

バイポ−ラトランジスタ・フリツプフロツプ用のポリシリコン相互接続

Info

Publication number
JPS5886761A
JPS5886761A JP57187638A JP18763882A JPS5886761A JP S5886761 A JPS5886761 A JP S5886761A JP 57187638 A JP57187638 A JP 57187638A JP 18763882 A JP18763882 A JP 18763882A JP S5886761 A JPS5886761 A JP S5886761A
Authority
JP
Japan
Prior art keywords
layer
conductivity type
transistor
region
connection body
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57187638A
Other languages
English (en)
Inventor
マジユカ−ル・ビ−・ボラ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fairchild Semiconductor Corp
Original Assignee
Fairchild Camera and Instrument Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fairchild Camera and Instrument Corp filed Critical Fairchild Camera and Instrument Corp
Publication of JPS5886761A publication Critical patent/JPS5886761A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/44—Conductive materials thereof
    • H10W20/4451—Semiconductor materials, e.g. polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/14—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase
    • H10P32/1408—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers
    • H10P32/1414—Diffusion of dopants within, into or out of semiconductor bodies or layers within a single semiconductor body or layer in a solid phase; between different semiconductor bodies or layers, both in a solid phase from or through or into an external applied layer, e.g. photoresist or nitride layers the applied layer being silicon, silicide or SIPOS, e.g. polysilicon or porous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/10—Diffusion of dopants within, into or out of semiconductor bodies or layers
    • H10P32/17—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material
    • H10P32/171—Diffusion of dopants within, into or out of semiconductor bodies or layers characterised by the semiconductor material being group IV material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/064—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying
    • H10W20/066—Manufacture or treatment of conductive parts of the interconnections by modifying the conductivity of conductive parts, e.g. by alloying by forming silicides of refractory metals

Landscapes

  • Bipolar Transistors (AREA)
  • Bipolar Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路及びその製造方法に関するものであっ
て、更に詳細には、著しく小型でありボリシリｊ」ン相
ｎ接続体を有するバイポーラトランジスタの７リツプフ
ロツブ構造乃至は装置及びその製造方法に関するもので
ある。
従来、集柚化したバでポーラ１〜ランジスタで構成した
幾′つかのターｒブの７リツプフロツプは公知である。
従来技術に於いては、フリップフロップを構成づるトラ
ンジスｌ（は、金属　及び′又１１ポリシリコン（多結
晶ジリニｊン）で構成される電極によって電気的に相互
接続されている。での様なものの典型的な＃４戊は、Ｒ
０ｎａｌｄ　　Ｒａｔｈｂｏｎｅ等の゛１５ブノ秒のア
クセス時間を有する１０２１ピツ゛１・のＥＣＬＲＡ〜
１（１０２４Ｂｉｔ　　ＥＣＬ　　ＲＡＭ　　ｗｉｔｈ
　　１５　　ｎｓ　　へｃｃｅｓｓ　　Ｔｉｍｅ　）”
と言う名称の国際ソリッドステート回路会議、　１９７
６年、　　ＨＩ３−１８！１頁の文献に記載されている
。し、かしながら、これら全ての従来技術に於いては、
トランジスタを所望の方法でコニパクトに相互接続さｔ
！６’ｊ！が困難であり、従・］Ｃ半導体物質の極めて
人さな面積を必要とグるものであった。
本発明は、１；＜　１．の点に鑑み成されたものであつ
（、従来技術の欠点を解消し、従来のものよりも極めて
小型のバイポーラトランジスタから成るノリツブプロッ
プ及びその製造方法を提供する事を目的とする。
本発明の１特徴によれば、改良された集積回路構造乃至
は装置が提供され、前記装置が、−表面を具備した半導
体基板を有しており、各々が前記基板内の表面に隣接し
て第１導電型から成る第１頭域と反対導電型から成る第
２領域とを具備した第１トランジスタ及び第２１〜ラン
ジスタを有しており、前記基板の前記表面に設けた半導
体物質から成る第１接続体及び第２接続体を何しで、ち
り、前記第ｉ　！ｆｉ袂体及び第２接続体の各々が前記
第１トランジスタ境び第２トランジスタの一方の１〜ラ
ンジスタに於ける第１導電型頑域と他方の１−ランジス
タに於ける反対導電型領域との間に延在しＣ１０り且つ
前記第１接続体及び第２接続体の各々の離隔部分が前記
接続体の下側に存在する前記第１領域又１１第２領域の
導電型と対応する導電型であり、前記第１接続体及びＭ
２接続陣の各ｔの上に設置）られ前記接続体の１記離隔
部分を電気的に接続させる導電性物質から成る閣を有す
るものである。
本発明の別の特徴によれ１ば、基板内に反ス１導電型を
有し電気的に接続された領域を製造する方法を提供する
ものであって、前記方法が、前記基板上に第１導電型の
第１部分と反対導電型の第２部分とを有し半導体物質か
ら成る層を付着形成し、前記半導体物質から成る層の上
に導電性物質ｈＩら成る層を付着形成し、前記半導体物
質カーら成る層から前記第１導電型不純物及び前記第２
導電型不純物を部分的に前記基板内へ伝達させて前記基
板内に反対導電型を有し電気的に接続された領域を形成
４゛る、上記各工程を有するものである。
尚、本明細書に於いて使用する基板と言う用ｉ８には二
つの意味がある事に注意すべきである。即ち、最広義の
意味に於いて、基板と言う用１よ任意の複雑性を有する
下側に存在する構成物である基板の事を意味する。この
意味で使用される場合には１Ｍ板は多数の能動　及び／
′又【ま　受動電子−］ンボーネン（−を包含する事か
可能である。ＩＷλば、この意味で使用された場合に、
第２図（こ於（１て、ＩＩ　２１１．！　”基板°′上
に設けられて０る。−万、本発明に於いて使用される基
板と言う用開ｔＪ”　ｇ’Ｊの意味に於いて使用される
場合には、集積回路を１造づる出Ｒ物質として用いられ
るド−プされて（Ｘない単結品シリコンウェハの事のみ
を意味する。
この意味に於いて使用される場合には、“基板°゛とｌ
ｊ　Ｉ！　２図に於いて領域１０の事を意味する。従っ
て、本明細−に於いて基板と８うｇＢが現れる場合には
、それが使用されている分脈に於し１てどの部分の事を
意味しているかに注意すべきである。
以下、を付の図面を参考に、本発明の具体的実施の態様
に付いて詳細に説明する。ｋ４１図！、！、［ン導電型
シリコン基板１０と、Ｎ導電型埋設置１１２と、真性エ
ピタキシャルシリコン層１５と、ニー酪化シリコン絶縁
層１６とを有する半導体構成を示し、た断面図である。
本発明の好適実施例に於（′・では、基板１０は２Ω・
ｃａｎの固有抵抗を有してあり、一方Ｉ！！設暦１２は
Ｎ春霞型不純物で１０　原子数ＣＣの１度にドープされ
ている。第１図に示した構造は公知の半導体製造技術を
使用する事によって形成４る事が可能であり、例えば、
［）ｏｕｇｌａｓＰ（！ＩｔＺｅｒの米国特許第３，６
４８．１２５号で゛′鮫電化分離膜有Ｊる東橘回路の製
造方法及びその結果得られる＃４造（Ｍｅｔｌ＋ｏｄ　
　ｏｒ　　Ｆａｂｒｉｃａｔｉｎｇ　　Ｉｎｔｅｇｒａ
ｔｅｄ　　Ｃ１ｒｃｕｉｔｓ　　Ｗ　ｉｔｔ＋　　Ｑ　
ｘｉｄｉｚｅｄ　　Ｉ　ｓ。
１ａｔｉｏｎ　　ａｎｄ　　ｔｌ＋ｅ　　Ｒｅ５ｔ山１
ｎ（ｌ　　Ｓ　ｔｒｕｃｔｕｒｅビ。
と呂う題名の特許に記載されている。
次いて、第２図に示した如く、■ビラキシ１シル層１５
を適宜のＰ導電型不Ｍｉ物でドープする。例えば、ボ［
］ンを使用して５×１０　原子数／ＣＣの濃度とｃＸｔ
！るへくドープ４る。後述する如く、軽度にドープし７
．、−　Ｐ型領域１５は爾後に形成されるＮ　Ｐ　Ｎ　
＋−シンジスタの画性ベースとして機能する。
１じタ４−シトルＭ１５をドープする場合には、１３ ＯＵ、子数／”ＣＩｌ＋’のドーズ舖Ｔ’１５０ｋｅ　
Ｖの注入エネルギーを使用する事によ一ノでエピタキシ
ャル層゛１５内ヘボロンイＡンを注入させる事によって
容易に実施可能である。
第２図に示した如（、エピタキシャル層１５を適切にド
ープした後に、例えばＣＶＤ技術を使用して本構造の上
表面上に約５，０ＯＯＡの厚さのポリシリコン層２１を
付着形成させる。次いで、ポリシリコン層２１を公知の
技術を使用してマスクし、且つ、第２図に示した如く、
Ｎ導電型不純物及びＰ導電型不純物を導入させる。ポリ
シリコンＪＩ２１のＮ導電型部分２３は砒素によって約
１０２０原子数／ＣＣの濃度にドープされ、一方ポリシ
リコン層２１のＰ導電型部分２５はボロンによって約１
９ ０　原子数、ｙｃｃの濃度にドープされる。領ＩＪ！２
３とｆｉｌｉｉＭ２５との間の接合２°６の正確な位置
は余り重要では無い。何故ならば、この接合は後に除、
去されるからである（第３図参照）。更に、ポリシリコ
ン層２１の内で後に除去されない部分のみが・　ドープ
されている事を必要とするものである。第３図に示した
如く、ポリシリコン層２１の二つの部分３２及び３４の
みが残存され、これらの部分がポリシリコン層２１の内
でドープされる事を必要とする部分である。
ｆ＃Ｉｄｉ２３及び２５　／Ｊｌドープされるのと同時
に、第２図に示した断面の前に存在するポリシリコン層
２１のその他の部分にもドーピングが行なわれる。これ
らの領域３２′及び３４′は第６図に更に明確に示され
ている。第６図に示した如く領域３２′は領域３２に対
し反対の導電型にドープされ、且つ領域３４′は餉１１
１３４に対し反対の導電型にドープされる。これら反対
導電型の領域３２及び３４′の機能に付いては後に第５
図を参照して説明する。
ポリシリコン層２１の上表面上に金属シリサイドＭ２９
を形成する。好適実施例に於いては、シリサイド１２９
は耐火性金属、例えばタンタルシリサイド又はタングス
テンシリサイドから構成されるものであって、ＣＶＤ技
術を使用して約１．０００人の厚さに形成づる。シリサ
イド２９を蒸気中に於いて３時間８００℃の温度に加熱
する事によって、金属シリサイド層２９の上表面上に約
３，０００人の厚さの二酸化シリコン層３０を形成する
。後に第５図に関し説明する如く、シリサイド層２９は
ポリシリコン２５内に形成されるＰＮ接合をシ３−１・
する為に用いられる。酸化膜３０は、第３図及び第４図
に関し以下に説明する処理工程に於いて金属シリサイド
２９を保護゛する。
次いで、第３図に示した如く、第２図に示した構造をマ
スクし、公知のホトリソグラフィ技術及び化学的又はプ
ラズマエツチング技術を使用してエツチングし、ポリシ
リコンから成る細長部即ちストリップ（図面に対し垂直
方向に延在している）２３．２５及び積層するシリサイ
ド２９．２９’及び二酸化シリコン膜３０を画定する。
ストリップ３２．３４をエツチング形成する場合に所望
の任意の技術を使用する事が可能なものであって、例え
ばＣＦ４を含有するプラズマで酸化１１３０をエツチン
グし、且つＣＣｊ２Ｊを使用してシリサイド２９及びポ
リシリコン２３．２５をエツチングする事が可能である
。
ストリップ３２．３４を画定形成した後に、その結果得
られる業積回Ｍｍ造を蒸気中に於いて６０分間ｉ、ｏｏ
ｏ℃の温度に加熱する。この様にして、１ビタ千シトル
１１５の表面上及びストリップ３２，３４の側部上に二
耐イ［シリコン８３６が形成される。又、ストリップ３
２．３４の上表面上の二酸化シリシ：ｉ　ｍ　３　（Ｊ
の厚８か増大νる。何故ならば、強度１−Ｆ−−−、，
７’　に’　４：、’　／−ポリシーｌコン領戚２３及
び２５は軽度にドープされている領域１５よりも一層♀
（Ｕ化Ｊるから−（゛あり、従−）でＴビタキシｔ・ル
層１５の表面−［に形成される二酸化１１Ｉ３６ａより
もストリップ３４．：３４の側部上に形成される二敗化
餞３６ｂの方、５・一層厚さが厚い。好適実施例にＬミ
いでは、−酸化膜３６ｔ＋ｉユ約１，５００人のｊ１８
（、ｓ）す、−万二蔽化１１１３６ａは約５００２のノ
νさく゛ある。次いぐ、第：３図に示した構造を公知の
／ｊ法【゛エツｊ−ンクノる−例えば、ＣＦｊ及び水素
を含４りるブラズ？（・」−ソチングし、■ビタキシト
ル＃１１５のに面に【こ杉成さ１ｔている二酸化膜３６
０を踪去ジる。Ｎ酸化６２３６　ａど３６１少との副に
ＩＪさの麿いツメ＋ｊＪヴるので、全ての二酸化膜３６
ｃ＋（！−除去した漬の状態に於いてポリシリコン領域
２３．２５の側部上には二酸化ＭＡ　３６　ｂが残存す
る。ポリシリコン領域２３．２５の側部上に残存する酸
化膜３６ｂと上部シリサイド２９，２９′の上に存在す
る酸化ｌｌｌ３０とがこれらの領域２３．２５を爾後に
ストリップ３２．３４に積層して形成する層から電気的
に分離した状態とさける。
次いで、第４図に示した如く、本構造の上表面トに比較
的厚いポリシリコン層３９を形成する。
この場合に、例えば６，０００人の厚さに形成する。。
好適実施例に於いては、ポリシリコン１１３９をＰ導電
型不純物、例えばボロンで１０　原子数、、／ＣＣの不
純物濃度にドープさせる。ポリシリコンＭ３９を形成す
る場合にＣＶＤ技術を使用して実施する事が可能であり
、ポリシリコン層３９を付着形成させると同時にドープ
させる事も可能である。
公知のホトリソグラフィ技術を使用して、ポリシリコン
層３９をマスクし、且つ、例えばプラズマエツチング技
術を使用して所要のパターンに画定ざじる。好適実施例
に於いては、ポリシリコン領域２３．２５及び二酸化シ
リコン膜３６がエピタキシャル層１５に稙−される箇所
を除いてエピタキシ１フルシリコン−１５の全面に完全
にポリシリコンＭ３９を被着させる。
次いで、その結束前られる構造を１　、０００℃の温度
へ１詩間加熱する事によって鹸化させ、二酸化シリコン
層４０を形成する。この比較的長時間の工程の絨中に、
ポリシリコン領域２３からＮ導電型不純物がエビ全４．
シトル層１５内へ拡散しＮ導電型頭ｂＩｉ４２を形成す
る。同時に、ポリシリコン領１１１！２５．３９の両方
からＰ導電型不純物がエピタキシャル層１５内へ拡散し
、Ｐ導電型領域４４゜４５を形成する。Ｎ導電型領域４
２は、エミッタ１２及びベース１５を有する反転ＮＰＮ
トランジスタのコレクタを形成する。コレクタ４２の外
側に於けるエピタキシトル層１５の上部部分内に拡散さ
れるＰ導電型ドーパントは、Ｐ導電型ベース１５の抵抗
を低下さＬる。
以上の如くして完成される集積回路の構造を第４図乃至
第６図に示してあり、更にその斜視図を第７図に示しで
ある。第５図は、第４図に関し直交する方向に取った断
面図である。第６図は完成された構造の平曲を示してお
り、第４図と第５図どの関係も丞しである。第７図は、
所望のバンシベーション層及び電気的接続を形成する前
の状態を示している。
第６図に於いて、点ｆｉ！６０は、二酸化シリコン躾１
６によって囲繞されている第１エピタキシ１フルシリコ
ンポケツトの外側境界を表している。−ｈ、点線６２は
同様の第２ポケツトの境界を表している。第１トランジ
スタが領域６０内に形成されており（第４図参照）、一
方向様の第２１〜ランジスタが領域６２内に形成されて
いる。第５図及び第６図に於いて、ストリップの−・端
側を３２゜３４で示してあり、且つその構成を第４図に
断面Ｃ示し且つ他端側を３２’　、３４’で示しである
。
各ストリップの一部３２′及び３４′の端部側に於いて
シリＩＪイド２９又は２９′のＦ側に存在するポリシリ
コン領域２３又は２５は、該ストリツｌの他端側３２又
は３４に於けるポリシリコン領域２３又は２５と反対の
導電型となっている。この反対導電型を有りるポリシリ
コン領域２５′を史に明確に第５図に示しである。各ス
１〜リップ３２及び３４内に於けるＮ導電型及びＰ導電
型の領域（Ｊ、ストリップ３２及び３４の長さに沿って
約その中間部にＰＮ接合６３及び６４を形成している。
金属シリサイド２９が、Ｎｓ電型鯛城２３をＰ導電型領
域２３′・＼電気的に接続させる事にＪ、ってＰ　Ｎ接
合６３をジ」−トさせており、且つシリサイｌ：２９　
’が、Ｐ４″４型鎮Ｉ４２５をＮ導電型＠域２５′へ電
気的に接続させる事によってＰＮ接合６４をショー１−
させている。
ポリシリコン領ｂＸｔ２　ｂ　’　は、エピタキシトル
層１５内の！１１１４６２）こ形成される「・ランジス
タのコし・フタ４２′に対するドーパント源を構成して
Ｊ３す、該」レクタ４２′ｌ＼電気的に接続されている
。
＝７’＋、Ｉ！！設置１１１２及Ｕｌヒ９キシｐＬｆｌ
ｌ　１５ハ、人々、エミッタ及びベースとして機能する
。ポリシリ」ン領域２５Ｇ、ｉ、：Ｉビタキシ１？ル１
１１５の領ＩＩＡ６０内に形成される第１トランジスタ
のベース１５へＰ導電型鎮ＩＩ！４５を介して電気的に
接続され゛（いり、同様に、ポリシリコン須１シ２３は
、第１トランジスタのＮ導電型コレクタ４２へ接続し７
（ｄｊす、一方Ｐ導電型ポリシリコン領域２３′（不図
丞）は第２トランジスタのベースへ接続１７でいる。ｉ
ｊｚリシリコン１ｉｉ３９及び５０は、夫々の二つのト
ランジスタのベース抵抗を誠少させている、 第８図は、第４図乃至第７図に示した本集積回路構造に
よって形成される等酒なディスクリ−１・回路を示した
説明図である。第８図には、第４図乃￥第７図１こ示し
た種々のコンポーネント間の導１回路を小しくめる。例
えば、第１トランジスタＱ１のＮ導電型コレクタ４２は
、Ｎ導電型ポリシリ」ンｍ１４２３へ接続されており、
ポリシリコン領ｂａ２３は金属シリサイド層２９によっ
てＰ導電型ポリシリコン傾城２３′へ接続され、更にポ
リシリコン領域２３′は第２トランジスタＱ２のベース
１５′へ接続されている。同様に、第２トランジスタＱ
２のコレクタ４２′は、Ｎ導電型ポリシリ」ン鎮城２５
′と、金属シリサイド＆２９’　どＰ導電型ポリシリコ
ン領域２５と、ベース」ンタク１〜４５を介してｍｕ的
に第１トランジスタＱ１のベース１５へ接続されている
。一方、埋設層１２は、第１トランジスタＱ１と第２ト
ランジスタ０２の両方のエミッタを共通接゛続させてい
る。
第７図から明らかな如く、本発明のバイポーラｊ〜ラン
ジスタで構成されるフリーツブフロップの構造及びその
製造方法によって極めて小型のフリップ７０ツブを構成
する事が可能である。公知の染柚回路製造技術を使用し
て、本フリップ７０ツブを約１００３１１１１２の面積
内に製造する事が可能であり、従って２９０　ｍｉｌ　
２の面積を有するチップ上に２５万個ｌスＬの本発明フ
リツブフロツブを形成する事′　　が可能である。
以［、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例に限定されるへきものではなく、
本発明の技術的範囲を逸脱する事態しに種々の変形が可
能である事は勿論である。
【図面の簡単な説明】
第１図は公知の技術を使用して製造する事が可能な集積
回路装置の構造を示した断面図、第２図は第１図に示し
た構造に於いてポリシリコン層を付着形成し且つそれを
ドープしてＮ　Ｐ　Ｎ　ｌ−ランシスタのベース領域を
形成し且つ金属シリサイド層を付着形成した後の状態を
示した断面図、Ｍ３図はポリシリコン層内に選択ｆｆ４
域を画定しこれらの領域を酸化した後の状態を示した断
面図、第４図は第３図に示した構造に於いて一選択的に
エツチングを行ない更に付加的ポリシリコン層を付着形
成した後の状態を示した断面図、第４図乃至第６図は完
成した本発明バイポーラｉ・ランジスタ・ノリツブ７０
ツブを示すものであって、第４図はその成る一方向に於
ける断面図、第５図は第４図と直交する方向に於ける断
面図、第６図は第４図及び第５図に示した構造の上面を
示した平面図、第７図は第４図乃至第６図に示した構造
の斜視図、第８図は第４図乃至第７図に示した集積回路
構造の等価電気回路を示した説明図、である。 （付Ｈの説明） １０：　シリコン雄板 １２：　埋設層 １５：　１ピタキシャルシリコン層 １６：　二酸化シリコン分ＪＩＩｌｌ１２１：　ポリシ
リコン層 ２３．２５　：　　ポリシリコン領域 ２９：　金属シリサイド層 ３０：　二酸化シリコン層 ３２．３４　：　　スＩ・リップ（細長部）３６二　二
酸化シリコン躾 ３９：　ポリシリ、］ン層 ４０：　二酸化シリコン層 ６３．６４　：　　Ｐ　Ｎ接合 特許出願人　　　　ノェアチ？イルド　カメラアンド　
インストルメント 」−ボレーション ＦＩＧ、２ ＦＩＧ、７

Claims (1)

  1. 【特許請求の範囲】 １、集柚回路装置に於いて、−表面を具備した半導体基
    板を何しくおり、各々が前記基板の前記表面に隣接した
    Ｍｌ導電型の１１領域と反対導電型の第２＠域とを具備
    した第１トランジスタ及びＭ２トランジスタを有してお
    り、ｌＦｉ＆！基板の前記表面上に設けられ半導体物質
    から成る第１接続体及び第２接続体を有しており、尚前
    記第１接続体及び第２接続体の各々が前記第１トランジ
    スタ及び第２トランジスタの一方のトランジスタに於け
    る第１導電型領域と他方のトランジスタに於ける反対導
    電型領域との間に延在しており且つ前記第１接続体及び
    Ｍ２接続体の各々のｍ隔部分が該接続体の下側に存在す
    る前記第１領域又はＭ２領域の導電型に対応する導電型
    であり、前記第１接続体及び第２接続体の各々の上に設
    けられ前記接続体の前記離隔部分を電気的に接続させる
    導電性物質から成る層を有する事を特徴とする装置。 ２、上記第１項に於いて、前記間板が、半導体シリコン
    支持基板を有しており、前記支持基板の一表面上に設け
    られ実質的に平坦な上表面を具備した半導体シリコンエ
    ピタキシャル層を有しており、本装置内を横方向に延在
    し前記支持基板と前記エピタキシャル層との間の分離用
    バリヤを形成するＰＮ接合とを有しており、前記エピタ
    キシャル層が少くとも１個のエピタキシャルシリコンポ
    ケットと前記エピタキシャル層を貫通して前記ＰＮ接合
    へ至るまで延在しており前記ポケットを囲繞する酸化シ
    リコンから成る環状形状領域とを有する事を特徴とする
    装置。 ３、上記第２項に於いて、前記第１トランジスタが第１
    エピタキシヤルポケツト内に設けられており、前記第２
    トランジスタが第２エピタキシＰルポケツト内に設けら
    れている事を特徴とする装置。　・ ４、上記第１項又は第２項に於いて、前記第１１−ラン
    ジスタ及び第２トランジスタのエミッタが前記エピタキ
    シャル層と前記支持基板との間に設（）られた埋設層を
    有する事を特徴とする装置。 ５、上記第２項乃至第４項の内の何れか１項に於いて、
    前記第１トランジスタ及び第２トランジスタのベースが
    少くとも前記エピタキシャル層の一部を有する事を特徴
    とする装置。 ６、Ｅ２第１項乃至第５項の内の何れか１項に於いて、
    前記第１接続体及び第２接続体がドープしたポリシリコ
    ンを何する事を特徴とする装置。 １、上記第６項に於いて、前記第１接続体及び１２接続
    体の各々がＰ　Ｎ接合を有する事を特徴どする装置。 ８、上記第７項に於いて、金属シリサイドから成る第１
    領域が前記第１接続体に於けるＰＮ接合を横断して設け
    られており、且つ金属シリサイドから成る第２領域が前
    記第２接続体に於けるＰＮ接合を横断して設＜ｊられて
    いる事を特徴とする装置。 ９、上記第８項に於いて、前記部１領域及び第２領域の
    呂々が耐火性金属シリサイドを有する事を特徴とする装
    置。 １０、上記第１項乃至第９項の内の何れか１項に於いて
    、前記第１接続体及び第２接続体の上にポリシリコンか
    ら成る被覆層が設けられている事を特徴とする装置。 １１、上記第１０項に於いて、前記被覆層が第１導電型
    不純物でドープされている事を特徴とする装置。 １２、基板内に反対導電型の電気的に接続された領域を
    製造する方法に於いて、前記基板上に第１８１１分が第
    １導電型であり且つ第２部分が反対導電型である半導体
    物質から成る層を付着形成し、前記半導体物質から成る
    層の上に導電性物質から成る層を付着形成し、前記半導
    体物質から成る層から前記第１導電型不純物及び前記反
    対導電型不純物を部分的に前記基板内へ転移させ前記基
    板内に電気的に接続された反対導電型の領域を形成させ
    る、上記各工程を有する事を特徴とする方法。 １３、上記第１２項に於いて、前記半導体物質から成る
    層がポリシリコンを有する事を特徴とする方法。 １４、上記第１３項に於いて、前記ポリシリコンがＰ導
    電型不純物及びＮ導電型不純物の両方でドープされてい
    る事を特撮とする方法。 １５、上記第１２墳乃至１１４項の内の何れか１項に於
    いで、前記導電性物質の層を付着形成する工程に於いて
    、金属シリサイド層を付着形成させる事を特徴とする７
    ｉ　）Ａ　。 １６、Ｌ２第１５駒に於いて、６０記金属シリリイドが
    耐火性金属シリリイドを有する事を特撮とする方法。 １７、−Ｖ２第１２項乃至第１６項の内の何れか１項【
    こ於いて、前記転移を行なう工程に於いて、ｎ１１記半
    導体物質から成る層及び前記基板を加熱する小を特徴と
    する方法。 １８、上記第１２墳乃至第１７項の内の何れか１項に於
    いて、前記導電性物質から成る層及び前記半導体物質か
    ら成るーを選択的にエツチングして少くとも２ｍのス１
    〜リップを形成し、各ストリップが前記半導体物質から
    成る層の一部及び前記導電性物質から成る層の積層部分
    とを有する事を特徴とする方法。 １９、上記第１８項に於いて、前記少くとも２個のスト
    リップの各々の上に前記半導体物質から成る層の酸化物
    を形成する事を特徴とする方法。 ２０、上記第１９項に於いて、前記酸化物を形成する工
    程の後に前記酸化物の上にポリシリコン層を形成する事
    を特徴とする方法。 ２１、上記第２０項に於いて、前記ポリシリコン層を前
    記基板の選択部分の上及び前記少くとも２個のストリッ
    プの上に付着形成させる事を特徴とする方法。 ２２、上記第１４項乃至第２１項の内の何れか１項に於
    いて、各ストリップが前記導電性物質によってショート
    されているＰＮ接合を有する事を特徴とする方法５
JP57187638A 1981-10-27 1982-10-27 バイポ−ラトランジスタ・フリツプフロツプ用のポリシリコン相互接続 Pending JPS5886761A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US315553 1981-10-27
US06/315,553 US4617071A (en) 1981-10-27 1981-10-27 Method of fabricating electrically connected regions of opposite conductivity type in a semiconductor structure

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP4251456A Division JPH0645537A (ja) 1981-10-27 1992-09-21 集積回路の製造方法

Publications (1)

Publication Number Publication Date
JPS5886761A true JPS5886761A (ja) 1983-05-24

Family

ID=23224958

Family Applications (2)

Application Number Title Priority Date Filing Date
JP57187638A Pending JPS5886761A (ja) 1981-10-27 1982-10-27 バイポ−ラトランジスタ・フリツプフロツプ用のポリシリコン相互接続
JP4251456A Pending JPH0645537A (ja) 1981-10-27 1992-09-21 集積回路の製造方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP4251456A Pending JPH0645537A (ja) 1981-10-27 1992-09-21 集積回路の製造方法

Country Status (5)

Country Link
US (1) US4617071A (ja)
EP (1) EP0078220B1 (ja)
JP (2) JPS5886761A (ja)
CA (1) CA1203920A (ja)
DE (1) DE3277266D1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60137061A (ja) * 1983-12-26 1985-07-20 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL8105920A (nl) * 1981-12-31 1983-07-18 Philips Nv Halfgeleiderinrichting en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting.
NL8303179A (nl) * 1983-09-15 1985-04-01 Philips Nv Halfgeleiderinrichting.
IT1213120B (it) * 1984-01-10 1989-12-14 Ates Componenti Elettron Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante.
US5151387A (en) * 1990-04-30 1992-09-29 Sgs-Thomson Microelectronics, Inc. Polycrystalline silicon contact structure
US5289024A (en) * 1990-08-07 1994-02-22 National Semiconductor Corporation Bipolar transistor with diffusion compensation
US5539233A (en) * 1993-07-22 1996-07-23 Texas Instruments Incorporated Controlled low collector breakdown voltage vertical transistor for ESD protection circuits
US6087214A (en) * 1998-04-29 2000-07-11 Vlsi Technology, Inc. Arrangement and method for DRAM cell using shallow trench isolation
DE19825612C2 (de) 1998-06-08 2002-10-31 Infineon Technologies Ag Halbleiterbauelement mit einer Polysiliziumverdrahtung und Verfahren zu dessen Herstellung
US7060442B2 (en) 2000-10-30 2006-06-13 Regents Of The University Of Michigan Modulators on Nod2 signaling
US7745301B2 (en) 2005-08-22 2010-06-29 Terapede, Llc Methods and apparatus for high-density chip connectivity
US8957511B2 (en) 2005-08-22 2015-02-17 Madhukar B. Vora Apparatus and methods for high-density chip connectivity

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4984587A (ja) * 1972-12-19 1974-08-14
JPS554965A (en) * 1978-06-27 1980-01-14 Toshiba Corp Semiconductor
JPS5662339A (en) * 1979-10-26 1981-05-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Production of semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
CA1142261A (en) * 1979-06-29 1983-03-01 Siegfried K. Wiedmann Interconnection of opposite conductivity type semiconductor regions
US4322882A (en) * 1980-02-04 1982-04-06 Fairchild Camera & Instrument Corp. Method for making an integrated injection logic structure including a self-aligned base contact
US4512075A (en) * 1980-08-04 1985-04-23 Fairchild Camera & Instrument Corporation Method of making an integrated injection logic cell having self-aligned collector and base reduced resistance utilizing selective diffusion from polycrystalline regions
US4398338A (en) * 1980-12-24 1983-08-16 Fairchild Camera & Instrument Corp. Fabrication of high speed, nonvolatile, electrically erasable memory cell and system utilizing selective masking, deposition and etching techniques
US4418468A (en) * 1981-05-08 1983-12-06 Fairchild Camera & Instrument Corporation Process for fabricating a logic structure utilizing polycrystalline silicon Schottky diodes
US4488350A (en) * 1981-10-27 1984-12-18 Fairchild Camera & Instrument Corp. Method of making an integrated circuit bipolar memory cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4984587A (ja) * 1972-12-19 1974-08-14
JPS554965A (en) * 1978-06-27 1980-01-14 Toshiba Corp Semiconductor
JPS5662339A (en) * 1979-10-26 1981-05-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Production of semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60137061A (ja) * 1983-12-26 1985-07-20 Matsushita Electric Ind Co Ltd 半導体集積回路装置及びその製造方法

Also Published As

Publication number Publication date
EP0078220A2 (en) 1983-05-04
EP0078220A3 (en) 1984-12-27
JPH0645537A (ja) 1994-02-18
CA1203920A (en) 1986-04-29
DE3277266D1 (en) 1987-10-15
US4617071A (en) 1986-10-14
EP0078220B1 (en) 1987-09-09

Similar Documents

Publication Publication Date Title
US4916083A (en) High performance sidewall emitter transistor
JPS62588B2 (ja)
EP0021403B1 (en) Self-aligned semiconductor circuits
JPS5934661A (ja) 集積回路構造体
JPH0719838B2 (ja) 半導体装置およびその製造方法
JPS5937867B2 (ja) 半導体装置およびその製造方法
JPS5886761A (ja) バイポ−ラトランジスタ・フリツプフロツプ用のポリシリコン相互接続
AU601575B2 (en) High performance sidewall emitter transistor
JPS6050958A (ja) トランジスタ集積回路
JPS63200568A (ja) Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法
JPH04102335A (ja) セルフアライン接触を有するバイポーラトランジスタの製作プロセス
US4721685A (en) Single layer poly fabrication method and device with shallow emitter/base junctions and optimized channel stopper
JP3099917B2 (ja) 電界効果トランジスタ
US4974046A (en) Bipolar transistor with polysilicon stringer base contact
JP2515055B2 (ja) 半導体デバイス
JP2000294563A (ja) ラテラルバイポーラトランジスタ
JPS63146466A (ja) ベース・エミッタコンタクト構成体及びその製造方法
JP2888652B2 (ja) 半導体集積回路装置及びその製造方法
JPH0828368B2 (ja) 半導体装置の製造方法
JPH0474478A (ja) ダイオード
JPS58107645A (ja) 半導体装置の製法
JPS6152575B2 (ja)
JPH03505026A (ja) バイポーラトランジスタおよびそれの作製方法
JPH0214529A (ja) 半導体装置
JPS63249370A (ja) 半導体装置およびその製造方法