JPS5888930A - 制御回路 - Google Patents
制御回路Info
- Publication number
- JPS5888930A JPS5888930A JP56187554A JP18755481A JPS5888930A JP S5888930 A JPS5888930 A JP S5888930A JP 56187554 A JP56187554 A JP 56187554A JP 18755481 A JP18755481 A JP 18755481A JP S5888930 A JPS5888930 A JP S5888930A
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- JP
- Japan
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- transistor
- transistors
- common
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
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- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は制御回路に関し、特に制御信号の漏れと呼ばれ
る。入力信号の切換時に発生する出力の直流レベルのオ
フセットを無くした制御回路を提供するものである。
る。入力信号の切換時に発生する出力の直流レベルのオ
フセットを無くした制御回路を提供するものである。
以下図面を参照しながら本発明制御回路について、従来
の制御回路の問題点と対比して、説明するＯ 第１図は、実際に良く用いられている従来の制御回路で
ある。第１図において、１は電源端子、２は出力端子、
３．４は基準電圧入力端子、５゜６は出力用コレクタ抵
抗、７，８，９．１０は制御用ｎｐｎトランジスタ、１
１はカップリングコンデンサー、１２は制御入力信号源
、１３．１４はバイアス抵抗、１５はカップリングコン
デンサー、１６．１７は差動増幅器を構成するｎｐｎト
ランジスタ、１８はエミッタ抵抗、１９は入力信号源、
２０．２１はバイアス抵抗、２２ 、２３ 。
の制御回路の問題点と対比して、説明するＯ 第１図は、実際に良く用いられている従来の制御回路で
ある。第１図において、１は電源端子、２は出力端子、
３．４は基準電圧入力端子、５゜６は出力用コレクタ抵
抗、７，８，９．１０は制御用ｎｐｎトランジスタ、１
１はカップリングコンデンサー、１２は制御入力信号源
、１３．１４はバイアス抵抗、１５はカップリングコン
デンサー、１６．１７は差動増幅器を構成するｎｐｎト
ランジスタ、１８はエミッタ抵抗、１９は入力信号源、
２０．２１はバイアス抵抗、２２ 、２３ 。
２４は定電流源、２６は接地端子である。
第１図において、制御用入力信号源１２０入力信号をｖ
２として第２図ａのようなパルス波を用いるとし、パル
スの高さは上記トランジスタ７゜１ｏおよび同８，９の
各トランジスタがオン、オフ動作をするに十分な高さの
レベルであるとする。
２として第２図ａのようなパルス波を用いるとし、パル
スの高さは上記トランジスタ７゜１ｏおよび同８，９の
各トランジスタがオン、オフ動作をするに十分な高さの
レベルであるとする。
また上記の各定電流源２２．２３．２４の電流値は各々
等しい、つまり ！、＝ｈ二Ｉ、＝Ｉ。 （１）とし、各゛
トランジスタのベース接地電流増幅率をαとする。
等しい、つまり ！、＝ｈ二Ｉ、＝Ｉ。 （１）とし、各゛
トランジスタのベース接地電流増幅率をαとする。
制御信号マ２〉〉０の場合についてみる。マ２）０の条
件より、この制御信号が入力されるトランジスタ対、７
および１ｏはオン、同人力のない他方のトランジスタ対
、８および９はオフとなり、各トランジスタ７〜１０お
よび１６のコレクタ電流Ｉｃ、〜ＩＣ４およびＩＣ５は 工Ｃ５＝αＩ、＝α工。 （２）
ＩＣ７＝α工Ｃ５＝α２工０（３） Ｉｃ、、＝ｏ （４
Ｉｃ３＝ｏ （ハ）
ＩＣ４：α工ｓ：αＩｏ （＠
となる。この状態での端子２の出力電圧をＶｏ、とする
と、ｖｏｌは Ｔｏ、 ＝ Ｖｃｃ −Ｒ６（Ｉｃ、 −１−Ｉｃ３）
＝Ｖｃｃ−Ｒ６ａ２Ｉ（、Ｃ７） となる。
件より、この制御信号が入力されるトランジスタ対、７
および１ｏはオン、同人力のない他方のトランジスタ対
、８および９はオフとなり、各トランジスタ７〜１０お
よび１６のコレクタ電流Ｉｃ、〜ＩＣ４およびＩＣ５は 工Ｃ５＝αＩ、＝α工。 （２）
ＩＣ７＝α工Ｃ５＝α２工０（３） Ｉｃ、、＝ｏ （４
Ｉｃ３＝ｏ （ハ）
ＩＣ４：α工ｓ：αＩｏ （＠
となる。この状態での端子２の出力電圧をＶｏ、とする
と、ｖｏｌは Ｔｏ、 ＝ Ｖｃｃ −Ｒ６（Ｉｃ、 −１−Ｉｃ３）
＝Ｖｃｃ−Ｒ６ａ２Ｉ（、Ｃ７） となる。
次に、入力信号Ｖ、＝Ｏ１制御信号マ２（０の場合をみ
る、マ２（００条件よシ、この制御信号が入力されるト
ランジスタ対、７および１ｏはオフ、同人力のない他方
のトランジスタ対、８および９はオフとなり、各トラン
ジスタのコレクタ電流は式（３）から式（６）に対応し
て、 Ｉｃ、二ｏ （８）工Ｃ
２二αＩｃ５−α２工ｏ（９） Ｉｃ３＝＝ ａ Ｉ３ ＝ ａ Ｉ。（１ｏ）ＸＯ４＝
ニー０ （１１）とな
る。この状態での端子２の出力電圧をｖ０２とすると、
ｖＯ２は Ｔｏ□＝ Ｖｃｃ −Ｒ６（Ｉｃ、 ＋ Ｉｃ３）二Ｖ
ｃｃ −Ｒ６α工ｏ（１２） となる。上記ｖＯ４とｖ０２の電圧差を求めると、Ｖｏ
、−Ｔｏ２＝（Ｖｃｃ−Ｒ６α２Ｉｏ） −（Ｖｃｃ
−Ｒ６α工。） ＝Ｒ６α（１−α）■。 （１３）となる。このよ
うに、制御信号ｖ２のレベルを変えることにより、両ト
ランジスタ対７および１０゜８および９のオン、オフ動
作を切り換えると、出力端子２には式（１３）に示す直
流レベルのオフセットが生じる。この様子を第２図すに
示す。
る、マ２（００条件よシ、この制御信号が入力されるト
ランジスタ対、７および１ｏはオフ、同人力のない他方
のトランジスタ対、８および９はオフとなり、各トラン
ジスタのコレクタ電流は式（３）から式（６）に対応し
て、 Ｉｃ、二ｏ （８）工Ｃ
２二αＩｃ５−α２工ｏ（９） Ｉｃ３＝＝ ａ Ｉ３ ＝ ａ Ｉ。（１ｏ）ＸＯ４＝
ニー０ （１１）とな
る。この状態での端子２の出力電圧をｖ０２とすると、
ｖＯ２は Ｔｏ□＝ Ｖｃｃ −Ｒ６（Ｉｃ、 ＋ Ｉｃ３）二Ｖ
ｃｃ −Ｒ６α工ｏ（１２） となる。上記ｖＯ４とｖ０２の電圧差を求めると、Ｖｏ
、−Ｔｏ２＝（Ｖｃｃ−Ｒ６α２Ｉｏ） −（Ｖｃｃ
−Ｒ６α工。） ＝Ｒ６α（１−α）■。 （１３）となる。このよ
うに、制御信号ｖ２のレベルを変えることにより、両ト
ランジスタ対７および１０゜８および９のオン、オフ動
作を切り換えると、出力端子２には式（１３）に示す直
流レベルのオフセットが生じる。この様子を第２図すに
示す。
次に、トランジスタ対、１６および１７で構成される差
動回路にも入力信号ｖ２を加えた場合を併せてみる。そ
の時に発生するトランジスタ１６のコレクタ電流の信号
電流分をｉＢとすると、差動増幅回路構成のトランジス
タ１６．１７のコレクタ電流Ｉｃ５． Ｉｃ６は、 Ｉｃ５−“１１＋１Ｓ（１４） ＩＣ６二αＩ、 −１ｓ（１５） となり、マ２）０の条件での出力Ｔｏ、は、式（７）ニ
対応して、 Ｔｏ、 ＝ ｖａｃ −Ｒ６αＩｃ５ ＝ Ｖｃｃ −Ｒ６ａ（αｏｏ ＋ｉｓ） （
１ｅ）となる。さらにＶ２＜＜Ｏの条件での出力Ｖｏ２
はＴｏ２＝ Ｖｃｃ −Ｒ６ａ Ｉ５ ＝ Ｖｃｃ −Ｒ６ａ Ｉ。（１７） となり、式（１２）と同じ式になる。つまり、トランジ
スタ対、７および１０がオンの時のみ入力信号に応じた
出力信号が出力され、逆に、上記トランジスタ対７およ
び１ｏがオフの時は入力信号が抑圧されて出力側は直流
レベルの電圧のみになる。
動回路にも入力信号ｖ２を加えた場合を併せてみる。そ
の時に発生するトランジスタ１６のコレクタ電流の信号
電流分をｉＢとすると、差動増幅回路構成のトランジス
タ１６．１７のコレクタ電流Ｉｃ５． Ｉｃ６は、 Ｉｃ５−“１１＋１Ｓ（１４） ＩＣ６二αＩ、 −１ｓ（１５） となり、マ２）０の条件での出力Ｔｏ、は、式（７）ニ
対応して、 Ｔｏ、 ＝ ｖａｃ −Ｒ６αＩｃ５ ＝ Ｖｃｃ −Ｒ６ａ（αｏｏ ＋ｉｓ） （
１ｅ）となる。さらにＶ２＜＜Ｏの条件での出力Ｖｏ２
はＴｏ２＝ Ｖｃｃ −Ｒ６ａ Ｉ５ ＝ Ｖｃｃ −Ｒ６ａ Ｉ。（１７） となり、式（１２）と同じ式になる。つまり、トランジ
スタ対、７および１０がオンの時のみ入力信号に応じた
出力信号が出力され、逆に、上記トランジスタ対７およ
び１ｏがオフの時は入力信号が抑圧されて出力側は直流
レベルの電圧のみになる。
この様子を第２図Ｃに示す。この図から理解出来るよう
に、直流レベルのオフセットを生じた上に入力信号対応
の出力信号が加算された形になり。
に、直流レベルのオフセットを生じた上に入力信号対応
の出力信号が加算された形になり。
入力信号通過時と抑圧時で出力の直流レベル平均値が異
なることになる。
なることになる。
集積回路においては、定電流源２２，２３．２４の電流
工、〜工、および各トランジスタの特性のばらつきは十
分抑えて精度良く作ることが出来るが、上記式（１３）
に示された直流レベルのオフセントはトランジスタのｈ
ＦＩｃが有限であるかぎり必ず生じる０ いま、ＩＣ化した場合のｎｐｎ トランジスタの標準的
ｈＦＥを１００として直流レベルのオフセットの出力信
号に及ぼす影響を定量的に検討する。
工、〜工、および各トランジスタの特性のばらつきは十
分抑えて精度良く作ることが出来るが、上記式（１３）
に示された直流レベルのオフセントはトランジスタのｈ
ＦＩｃが有限であるかぎり必ず生じる０ いま、ＩＣ化した場合のｎｐｎ トランジスタの標準的
ｈＦＥを１００として直流レベルのオフセットの出力信
号に及ぼす影響を定量的に検討する。
直流レベルのオフセットの出力信号振幅に対する比率は
式（１３）および（１６）よりＶＯＦＦＳＥＴ Ｒ６
ａ （１−ｔｔ、 ） Ｉ。
式（１３）および（１６）よりＶＯＦＦＳＥＴ Ｒ６
ａ （１−ｔｔ、 ） Ｉ。
Ｏ
＝ ｏ、ｏ １− （１８）−
ただし、
〜ｏ、ｃａ ｅ （１９）
マｏ−Ｒ６α１ｓ（２ｏ） となる。ここで、定電流工。全体に信号を振らした最良
の状態、つまり、 ！。＝ｉ、 （２１）
の状態での対信号オフセットは、上記の式（１８）より
、１チとなシ、デシベルに換算すると一４０ｄＢとなる
。この−４０ｄＢは最良の状態でのオフセクト量であり
実際の回路では出力信号のりニアリティを良くする為に
工。〉１８の関係を満足する様に設計する場合が多く、
対信号オフセットは一４０＋ＩＢよシ悪くなるのが普通
である。
マｏ−Ｒ６α１ｓ（２ｏ） となる。ここで、定電流工。全体に信号を振らした最良
の状態、つまり、 ！。＝ｉ、 （２１）
の状態での対信号オフセットは、上記の式（１８）より
、１チとなシ、デシベルに換算すると一４０ｄＢとなる
。この−４０ｄＢは最良の状態でのオフセクト量であり
実際の回路では出力信号のりニアリティを良くする為に
工。〉１８の関係を満足する様に設計する場合が多く、
対信号オフセットは一４０＋ＩＢよシ悪くなるのが普通
である。
次に、この直流レベルのオフセットがいかなる悪い影響
を及ばすか、この回路をテレビの信号処理系に同いた場
合についてのべると、入力信号ｖ１としてカラー信号、
そのカラー信号にマ２の制御信号でカラー信号の抑圧制
御を行ない、その出力を輝度信号と加算するという信号
処理において、カラー出力信号に生じた直流レベルのオ
フセットは輝度信号に加算され、疑似輝度信号となり、
映像に悪い影響を及ぼすことになる。
を及ばすか、この回路をテレビの信号処理系に同いた場
合についてのべると、入力信号ｖ１としてカラー信号、
そのカラー信号にマ２の制御信号でカラー信号の抑圧制
御を行ない、その出力を輝度信号と加算するという信号
処理において、カラー出力信号に生じた直流レベルのオ
フセットは輝度信号に加算され、疑似輝度信号となり、
映像に悪い影響を及ぼすことになる。
本発明は、上述のような制御回路にみられる直流レベル
のオフセットをなくした回路構成を実現したものであり
、以下、実施例により本発明を説明する。
のオフセットをなくした回路構成を実現したものであり
、以下、実施例により本発明を説明する。
第３図に本発明の基本回路を示す。第１図の従来回路に
おいて他方の差動回路構成のトランジスタ対９および１
ｏの共通エミッタ接続点と定電流源回路２４の間にトラ
ンジスタ２６を挿入し、トランジスタ１６のベース接地
電流増幅率αを上記トランジスタ２６のαで補償してい
る。トランジスタ２６は差動回路のトランジスタ１６．
１７と同一特性のｎｐｎトランジスタを用いることによ
シ、これらと同一のαを実現しているとすると、式（７
）に対応するＶｏ、は、 Ｖｏ ＝ Ｖｃｃ −Ｒ６ａ２Ｉ。
おいて他方の差動回路構成のトランジスタ対９および１
ｏの共通エミッタ接続点と定電流源回路２４の間にトラ
ンジスタ２６を挿入し、トランジスタ１６のベース接地
電流増幅率αを上記トランジスタ２６のαで補償してい
る。トランジスタ２６は差動回路のトランジスタ１６．
１７と同一特性のｎｐｎトランジスタを用いることによ
シ、これらと同一のαを実現しているとすると、式（７
）に対応するＶｏ、は、 Ｖｏ ＝ Ｖｃｃ −Ｒ６ａ２Ｉ。
＝ｖｃｃ−Ｒ６α２工。 （２２）とな
る。また、式（１２）に対応するｖｏ２はＶｏ２−ｖｃ
ｃ−Ｒ６α工３ ＝ｖｃｃ−Ｒ６α２工。（２３） となる。これにより、直流レベルのオフセット（ｖｏ、
−Ｖｏ□）は ｖｏｌ−ｖ０２二〇（２４） となる。つまり制御信号ｖ２のレベルの切換時に発生す
る出力信号の直流レベルオフセットを、原理的に除去す
ることが出来る。この様子を第４図すに示す。第４図Ｃ
は入力信号として正弦波を入れた時の出力波形である。
る。また、式（１２）に対応するｖｏ２はＶｏ２−ｖｃ
ｃ−Ｒ６α工３ ＝ｖｃｃ−Ｒ６α２工。（２３） となる。これにより、直流レベルのオフセット（ｖｏ、
−Ｖｏ□）は ｖｏｌ−ｖ０２二〇（２４） となる。つまり制御信号ｖ２のレベルの切換時に発生す
る出力信号の直流レベルオフセットを、原理的に除去す
ることが出来る。この様子を第４図すに示す。第４図Ｃ
は入力信号として正弦波を入れた時の出力波形である。
すでに述べたようにＩＣ化回路においては各トランジス
タの特性はばらつきを抑えて十分相対精度良く作ること
が可能であり、本発明の制御回路を用いれば、回路構成
にもとづく直流レベルのオフセットを完全に除去出来る
。
タの特性はばらつきを抑えて十分相対精度良く作ること
が可能であり、本発明の制御回路を用いれば、回路構成
にもとづく直流レベルのオフセットを完全に除去出来る
。
鎮１図は従来の基本回路を示す接続図、第２図は従来回
路での出力信号の直流レベルオフセットの模式図、第３
図は本発明制御回路の基本構成を示す接続図、第４図は
本発明制御回路での出力信号の模式図である。 １・・・・・・電源端子、２・・・・・・出力信号端子
、３，４・・・・・・基準電圧入力端子、５，６，１３
，１４゜１Ｂ、２０，２１．２７・・・・・・抵抗、７
，８，９゜１０．１５，１６，１７，２６−ｎｐｎ）９
ンジスタ、１１．１５・・・・・・カップリングコンデ
ンサ、１２・・・・・・制御信号（源）、１９・・・・
・・入力信号（源）、２５・・・・・・接地端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 σノ ＣＣ） 第３図
路での出力信号の直流レベルオフセットの模式図、第３
図は本発明制御回路の基本構成を示す接続図、第４図は
本発明制御回路での出力信号の模式図である。 １・・・・・・電源端子、２・・・・・・出力信号端子
、３，４・・・・・・基準電圧入力端子、５，６，１３
，１４゜１Ｂ、２０，２１．２７・・・・・・抵抗、７
，８，９゜１０．１５，１６，１７，２６−ｎｐｎ）９
ンジスタ、１１．１５・・・・・・カップリングコンデ
ンサ、１２・・・・・・制御信号（源）、１９・・・・
・・入力信号（源）、２５・・・・・・接地端子。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 σノ ＣＣ） 第３図
Claims (1)
- 第１．第２．第３および第４の各トランジスタで構成さ
れる第１および第２の差動回路が、上記第１および第２
のトランジスタのエミッタ共通、上記第３および第４の
トランジスタのエミッタ共通、上記第１および第３のト
ランジスタのコレクタ共通、上記第２および第４のトラ
ンジスタのコレクタ共通、上記第１および第４のトラン
ジスタのベース共通ならびに上記第２および第３のトラ
ンジスタのベース共通の接続でなり、上記第１の差動回
路の共通エミッタ接続点に第６および第６のトランジス
タでなる第３の差動回路構成の一方のトランジスタのコ
レクタを接続し、かつ、上記第３の差動回路の両トラン
ジスタのエミッタ共通それぞれ第１および第２の定電流
源をそなえるとともに、上記両エミッタ間を抵抗を介し
て接続してなり、上記第２の差動回路の共通エミッタ接
続点に第７のトランジスタを介して第３の定電流源を接
続してなシ、前記第１および第２の差動回路の両方の共
通ベース接続点に−の基準電圧、かつ一方の共通ベース
接続点に制御信号をそれぞれ入力し、前記第３の差動回
路の両トランジスタのベースおよび前記第７のトランジ
スタのベースにそれぞれ、二の基準電圧、ならびに前記
第３の差動回路の一方のトランジスタのベースに所定の
入力信号を供与して、前記第１もしくは第２の差動回路
の共通コレクタ部よ多制御信号を得ることを特徴とする
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187554A JPS5888930A (ja) | 1981-11-20 | 1981-11-20 | 制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187554A JPS5888930A (ja) | 1981-11-20 | 1981-11-20 | 制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5888930A true JPS5888930A (ja) | 1983-05-27 |
Family
ID=16208105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187554A Pending JPS5888930A (ja) | 1981-11-20 | 1981-11-20 | 制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5888930A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026459A (ja) * | 1973-07-07 | 1975-03-19 |
-
1981
- 1981-11-20 JP JP56187554A patent/JPS5888930A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5026459A (ja) * | 1973-07-07 | 1975-03-19 |
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