JPS5891630A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5891630A JPS5891630A JP56189536A JP18953681A JPS5891630A JP S5891630 A JPS5891630 A JP S5891630A JP 56189536 A JP56189536 A JP 56189536A JP 18953681 A JP18953681 A JP 18953681A JP S5891630 A JPS5891630 A JP S5891630A
- Authority
- JP
- Japan
- Prior art keywords
- region
- oxide film
- base region
- semiconductor device
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/90—Thermal treatments, e.g. annealing or sintering
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体装置の製造方法に関する。
従来、半導体素子を構成する拡散領域を形成するた柁に
施す拡散処理の際に結晶欠陥が誘発される。この結晶欠
陥の発生を阻止するために種々の拡散法が採用されてい
る。ｐ−ｓｎ、ａ−ｓｎを用いた歪相殺機構によるもの
や、或は、拡散領域の表面濃度や拡散に用いる総不純物
量を制御することにより、結晶欠陥の発生を阻止しよう
とするものがそれである。就中、雑音による影響の少な
い素子からなる半導体装置の製造方法においては、前述
の拡散技術を適用してべ１散技術を採用した半導体装置
の製造方法によるものでは、第１図に示す如く、拡散領
域１の形成後に、大きな偏析状の結晶欠陥２が依然多数
−発生している。その結果、半導体装置の低雑音化が損
われ、また、Ｉｉ合リーク電流が大きくなる欠点があっ
た。
施す拡散処理の際に結晶欠陥が誘発される。この結晶欠
陥の発生を阻止するために種々の拡散法が採用されてい
る。ｐ−ｓｎ、ａ−ｓｎを用いた歪相殺機構によるもの
や、或は、拡散領域の表面濃度や拡散に用いる総不純物
量を制御することにより、結晶欠陥の発生を阻止しよう
とするものがそれである。就中、雑音による影響の少な
い素子からなる半導体装置の製造方法においては、前述
の拡散技術を適用してべ１散技術を採用した半導体装置
の製造方法によるものでは、第１図に示す如く、拡散領
域１の形成後に、大きな偏析状の結晶欠陥２が依然多数
−発生している。その結果、半導体装置の低雑音化が損
われ、また、Ｉｉ合リーク電流が大きくなる欠点があっ
た。
本発明は、かかる点に鑑みてなされたもので、接合リー
ク電流を小さくして、かつ素子の低雑 −量化を容易に
達成できる半導体装置の製造方法を見出したものである
。
ク電流を小さくして、かつ素子の低雑 −量化を容易に
達成できる半導体装置の製造方法を見出したものである
。
以下、本発明の実施例について図面を参照して説明する
。
。
＃Ｉ２図（４）に示す如＜、Ｎ十半導体基−板１０上に
コレクタ領域１４となるＮｍエピタキシャル層１１を形
成する。次いで、同図（Ｂ）に示す如く、Ｎ型エピタキ
シャル層１１の表面に、所定の厚さの酸化！１１２を形
成し、この酸化＄１２の前記Ｎ型エピタキシャル層１１
のベース領域形成予定領域に、写真蝕刻法により窓１２
ｍを開口する。次いで、この酸化１Ｎ１２をマスクにし
てイオン注入法によシ所定濃度のボロンを注入し。
コレクタ領域１４となるＮｍエピタキシャル層１１を形
成する。次いで、同図（Ｂ）に示す如く、Ｎ型エピタキ
シャル層１１の表面に、所定の厚さの酸化！１１２を形
成し、この酸化＄１２の前記Ｎ型エピタキシャル層１１
のベース領域形成予定領域に、写真蝕刻法により窓１２
ｍを開口する。次いで、この酸化１Ｎ１２をマスクにし
てイオン注入法によシ所定濃度のボロンを注入し。
ベース領域１３を形成する。次いで、この酸化膜１２を
同様にマスクにして濃度がｌＸｌ０〜ｌ Ｘ １０″１
１６１／、、ｏの範囲のシリコンをベース領域１３にイ
オン注入法により導入する。ここで。
同様にマスクにして濃度がｌＸｌ０〜ｌ Ｘ １０″１
１６１／、、ｏの範囲のシリコンをベース領域１３にイ
オン注入法により導入する。ここで。
シリコンのベース領域ＸＳへの注入は、ベース領域１３
の形成前の工程でベース領域形成予定領域に予め注入し
ておくようにしても良い。また、ベース領域１３の形成
は、ボロンのイオン注入による手段の他にも、酸化ｐｐ
ｍ中にボロンをドープしておき、これを熱処理によシ拡
散せしめる手段を採用しても喪い。
の形成前の工程でベース領域形成予定領域に予め注入し
ておくようにしても良い。また、ベース領域１３の形成
は、ボロンのイオン注入による手段の他にも、酸化ｐｐ
ｍ中にボロンをドープしておき、これを熱処理によシ拡
散せしめる手段を採用しても喪い。
次に、同図（Ｃ）に示す如く、酸化ｉ＠１１！を除去し
た後、ベース領域１３及びコレゲタ撫域１４の表面に新
しく酸化＠ｘ５を形成する。次いで。
た後、ベース領域１３及びコレゲタ撫域１４の表面に新
しく酸化＠ｘ５を形成する。次いで。
この酸化膜１１のベース領域１３中のエミッタ形成予定
領域に対応する領域に窓１６を写真蝕刻法によシ開口す
る。次いで、この酸化ｆ＄１５をマスクにしてＰ及びＡ
、、或はこれらの元素を単独でイオン注入してエミッタ
領域１１を形成する。次いで、酸化膜１５をマスクにし
てエミッタ領域１１に濃度がｌ Ｘ Ｉ Ｏ＠〜ｌ Ｘ
ｌ Ｏ”個／−の範囲でシリコンをイオン注入法によ
り導入する。このシリコンのエミッタ領域１１への導入
も、エミッタ領域１１の形成工程前の１鵬で、予めベー
ス領域１３のエミッタ領域形成予定領域に導入すること
により達成しても良い。
領域に対応する領域に窓１６を写真蝕刻法によシ開口す
る。次いで、この酸化ｆ＄１５をマスクにしてＰ及びＡ
、、或はこれらの元素を単独でイオン注入してエミッタ
領域１１を形成する。次いで、酸化膜１５をマスクにし
てエミッタ領域１１に濃度がｌ Ｘ Ｉ Ｏ＠〜ｌ Ｘ
ｌ Ｏ”個／−の範囲でシリコンをイオン注入法によ
り導入する。このシリコンのエミッタ領域１１への導入
も、エミッタ領域１１の形成工程前の１鵬で、予めベー
ス領域１３のエミッタ領域形成予定領域に導入すること
により達成しても良い。
然る後、酸化膜１５にベース領域１３に達するコンタク
トホールを選択的に開口、し、このコンタクトホールと
前記窓１６を利用して、ベー ・ス領域１３及びエミ
ッタ領、域１１に接続する取 ・小電極１８．１９を
形成して、同図め）に示す半導体装置（見を得る。
トホールを選択的に開口、し、このコンタクトホールと
前記窓１６を利用して、ベー ・ス領域１３及びエミ
ッタ領、域１１に接続する取 ・小電極１８．１９を
形成して、同図め）に示す半導体装置（見を得る。
このようにして製造された半導体装＠２０のベース領域
１３の表面を顕微鏡で拡大して観察したところ、第３図
に示す如く、偏析状の結晶欠陥２１は極僅であり、第１
図に示す従来方法で製造された半導体装置のベース領域
１の場合に比べて遥かに少ないことが確認された。また
、エミッタ領域１７についても同様に観察したところ、
偏析状の結晶欠陥２１の発生は、はとんど阻止されてい
ることが判った。
１３の表面を顕微鏡で拡大して観察したところ、第３図
に示す如く、偏析状の結晶欠陥２１は極僅であり、第１
図に示す従来方法で製造された半導体装置のベース領域
１の場合に比べて遥かに少ないことが確認された。また
、エミッタ領域１７についても同様に観察したところ、
偏析状の結晶欠陥２１の発生は、はとんど阻止されてい
ることが判った。
また、この半導体装置すの雑音指数を調べたところ、第
４図中曲線！で示す如く、１０Ｈｚ〜１００ＫＨｚ
の周波数帯域でほとんど１ｄＢ以下であることが確認さ
れた。これに比べて従来方法で製造された半導体装置で
は、第４図中曲線（１）＃ごて併記した如く、１ＯＨｚ
＝１００ＫＨｚ の周波数帯域で４〜１．５ ｄＢ
の範囲に雑音指数があることを確認した。
４図中曲線！で示す如く、１０Ｈｚ〜１００ＫＨｚ
の周波数帯域でほとんど１ｄＢ以下であることが確認さ
れた。これに比べて従来方法で製造された半導体装置で
は、第４図中曲線（１）＃ごて併記した如く、１ＯＨｚ
＝１００ＫＨｚ の周波数帯域で４〜１．５ ｄＢ
の範囲に雑音指数があることを確認した。
また、このようにして製造された半導体装置Ｌ］の耐圧
歩留は約９９％であったが、従来の方法で製造された半
導体装置の耐圧歩留は約８５％であった。
歩留は約９９％であったが、従来の方法で製造された半
導体装置の耐圧歩留は約８５％であった。
″以上説明した如く、本発明に係る半導体ｈａの製造方
法によれば、接合リーク−電流を小さくして、かつ、素
子の低雑音化を容易に達成できる等顕著な効果を奏する
ものである。
法によれば、接合リーク−電流を小さくして、かつ、素
子の低雑音化を容易に達成できる等顕著な効果を奏する
ものである。
第１図は、従来の半導体装置の製造方法にて製造された
半導体装置のベース領域の拡大平面図、第２図（（転）
乃至同図（Ｉ））は、本発明方法を工程順に示す説明図
、第３図は１本発明方法にて製造された半導体装置のベ
ース領域の拡大平面図。 第４図は、周波数帯域と雑音指数との関係を示す特性図
である。 １０・・・Ｎ今生導体基板、１１・・・ＮＷエピタキシ
ャル層、１２・・・酸化膜、１３・・・ベース値域、１
４・・・コレクタ領域、１５・・・酸化膜、１６・・・
窓。 １１・・・エミッタ領域、１８．１９・・・取出電極。 Ｌｌ・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦［１ 第２＠ （Ａ） （８］ 第２１１ （Ｃ） ＣＤ） 践
半導体装置のベース領域の拡大平面図、第２図（（転）
乃至同図（Ｉ））は、本発明方法を工程順に示す説明図
、第３図は１本発明方法にて製造された半導体装置のベ
ース領域の拡大平面図。 第４図は、周波数帯域と雑音指数との関係を示す特性図
である。 １０・・・Ｎ今生導体基板、１１・・・ＮＷエピタキシ
ャル層、１２・・・酸化膜、１３・・・ベース値域、１
４・・・コレクタ領域、１５・・・酸化膜、１６・・・
窓。 １１・・・エミッタ領域、１８．１９・・・取出電極。 Ｌｌ・・・半導体装置。 出願人代理人 弁理士 鈴 江 武 彦［１ 第２＠ （Ａ） （８］ 第２１１ （Ｃ） ＣＤ） 践
Claims (1)
- ｌ導電型の半導体基板の不純物領域形成予定領域に所定
導ａｍの不純物を導入して不純物領予定領域或は該不純
物領域正こ所定濃度のシリコンを導入する工程と、該シ
リコンが導入された該不純物領域に熱処塩を施す工程と
を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189536A JPS5891630A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56189536A JPS5891630A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5891630A true JPS5891630A (ja) | 1983-05-31 |
Family
ID=16242943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56189536A Pending JPS5891630A (ja) | 1981-11-26 | 1981-11-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5891630A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225520A (ja) * | 1990-12-27 | 1992-08-14 | Shimadzu Corp | イオン注入により生じたシリコン結晶欠陥の抑制方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142975A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Production method of semiconductor devices |
-
1981
- 1981-11-26 JP JP56189536A patent/JPS5891630A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51142975A (en) * | 1975-06-04 | 1976-12-08 | Hitachi Ltd | Production method of semiconductor devices |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04225520A (ja) * | 1990-12-27 | 1992-08-14 | Shimadzu Corp | イオン注入により生じたシリコン結晶欠陥の抑制方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5891630A (ja) | 半導体装置の製造方法 | |
| JPH02159070A (ja) | 半導体装置とその製造方法 | |
| JPS5952878A (ja) | 半導体装置の製造方法 | |
| JPS63144573A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH04162519A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS61292318A (ja) | 半導体装置の製造方法 | |
| JPH033246A (ja) | 半導体装置の製造方法 | |
| JPH02291120A (ja) | ＧａＡｓ電界郊果トランジスタの製法 | |
| JPH02112262A (ja) | 半導体装置の製造方法 | |
| JPS6336579A (ja) | シヨツトキゲ−ト電界効果トランジスタ | |
| JP3260311B2 (ja) | 半導体装置の製造方法 | |
| JPH0478167A (ja) | 半導体記憶装置の製造方法 | |
| JPS6132470A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JP4869475B2 (ja) | 半導体装置の製造方法 | |
| JPH01122167A (ja) | 半導体装置の製造方法 | |
| JPS63119270A (ja) | 薄膜トランジスタの製造方法 | |
| JPH03227526A (ja) | 半導体素子の製造方法 | |
| JPH0424963A (ja) | マスクｒｏｍの製造方法 | |
| JPH01278768A (ja) | ソースおよびドレイン深さ延長部を有する半導体装置とその製造方法 | |
| JPS6235554A (ja) | 半導体装置及びその製造方法 | |
| JPH0449627A (ja) | 化合物半導体装置の製造方法 | |
| JPS63244735A (ja) | 半導体装置の製造方法 | |
| JPH03196641A (ja) | 接合型電界効果トランジスタの製造方法 | |
| JPH0387034A (ja) | 半導体装置の製造方法 | |
| JPH02148851A (ja) | 半導体装置の製造方法 |