JPS5893345A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5893345A JPS5893345A JP56192544A JP19254481A JPS5893345A JP S5893345 A JPS5893345 A JP S5893345A JP 56192544 A JP56192544 A JP 56192544A JP 19254481 A JP19254481 A JP 19254481A JP S5893345 A JPS5893345 A JP S5893345A
- Authority
- JP
- Japan
- Prior art keywords
- piece
- pieces
- layer
- single crystal
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は多数の半導体能動素子を含む半導体装置の製造
方法に関するものである。
方法に関するものである。
半導体能動素子を多数個単位の半導体素片に作り込んで
相互間に必要な接続を行ったいわゆる半導体集積回路（
以下ＩＣと略称する）はすでに世の中で広く用いられて
いる。このＩＣＥ対する要求を満たすため従来の技術開
発はＩＣＥ含まれる半導体能動素子更には相互ＩＩＩ続
に用いる金属配線などを微細化し、集積密度を増大させ
ること、更には半導体素片の大きさを増大させて集積度
を増大させることなどに重点がおかれて来た。この技術
開発の方向に従って近来では通常の光露光技術より微細
な描画の可能な電子線描画技術を始めとする黴顔加工技
術、更にはシリコンウェファ面内にいくつかの基本とな
るＩＣを多数製作し、互いに接続を行い、実質的にＩｃ
ｆ）面！を増加させる技術などが検討されて来ている。
相互間に必要な接続を行ったいわゆる半導体集積回路（
以下ＩＣと略称する）はすでに世の中で広く用いられて
いる。このＩＣＥ対する要求を満たすため従来の技術開
発はＩＣＥ含まれる半導体能動素子更には相互ＩＩＩ続
に用いる金属配線などを微細化し、集積密度を増大させ
ること、更には半導体素片の大きさを増大させて集積度
を増大させることなどに重点がおかれて来た。この技術
開発の方向に従って近来では通常の光露光技術より微細
な描画の可能な電子線描画技術を始めとする黴顔加工技
術、更にはシリコンウェファ面内にいくつかの基本とな
るＩＣを多数製作し、互いに接続を行い、実質的にＩｃ
ｆ）面！を増加させる技術などが検討されて来ている。
しかし、微細化に関しては、単に微細加工を行う装置、
その他の高価額化のみならず、自然放射能による誤動作
を始めとする各種の実用上の制約の存在することが判明
し、更にＩＣの大函積化において、−歩留シ低下その他
の実用上の制約が存在する。
その他の高価額化のみならず、自然放射能による誤動作
を始めとする各種の実用上の制約の存在することが判明
し、更にＩＣの大函積化において、−歩留シ低下その他
の実用上の制約が存在する。
これらの一点を解決するために従来基本的に能動素子を
一層しか含んでいなか、りたものを多層に積層して集積
密度を増大させる構造（以下３ＤＩＣと略称する）の可
能性が検討され始めている。
一層しか含んでいなか、りたものを多層に積層して集積
密度を増大させる構造（以下３ＤＩＣと略称する）の可
能性が検討され始めている。
３ＤＩＣの基本発想によれば、先ず半導体ウェファに従
来技術によＨｃを作成し、その上を絶縁層で覆い、そｏ
Ｐ３ｏ一部に信号伝達用の配線端子を作成し、更にその
上に友とえば多結晶シリコンを堆積し、たとえにレーＶ
ア二一りングなどＯ加熱手段を用いて多結晶を単結晶膜
となし、その単結晶膜を用いて更に能動素子を會む第二
層１０ＩＣを作成、し順次この工程を繰如返して多層構
造を持−）九３ＤＩＣを作る仁ととなる。
来技術によＨｃを作成し、その上を絶縁層で覆い、そｏ
Ｐ３ｏ一部に信号伝達用の配線端子を作成し、更にその
上に友とえば多結晶シリコンを堆積し、たとえにレーＶ
ア二一りングなどＯ加熱手段を用いて多結晶を単結晶膜
となし、その単結晶膜を用いて更に能動素子を會む第二
層１０ＩＣを作成、し順次この工程を繰如返して多層構
造を持−）九３ＤＩＣを作る仁ととなる。
しかし、このような方法社単に実現可能かどうかという
ような技術上の間層のみならずその製作時間の長期化、
ｌ＃留りり低下など多くの本質的なｍｓを含んでいる。
ような技術上の間層のみならずその製作時間の長期化、
ｌ＃留りり低下など多くの本質的なｍｓを含んでいる。
本発明の目的社、これらＯＪＩ点を解決することの出来
る半導体装置の製造方法を提供することにある。
る半導体装置の製造方法を提供することにある。
本発明によれに、２層以上からなる層構造を有し、少な
くともそ０ＪＩＩＩＤ内の一層に半導体能動素子が複数
個含まれてい１：る第一〇素片を半導体能動素子を複数
個含む第二の素片の上に前記第一〇素／ 片に含まれる能動素子と前記菖二〇素片に含まれる能動
素子が亙いに近接する儒にして重ね合せ、該重ね合せ面
内で前記第一の素片と前記第二の木片の間で少なくとも
２つ以上の電気的接続を行い次にＭ記第−の素片の層構
造の内の半導体能動素子を含まないいくつかの層をｊＩ
ｊシ除き、次に前記録−の素片又祉前記第二の素片と同
様構造を有する第三の素片をその半導体能動素子を含む
面が前記第一および４籐二の素片から作られ良ｔｏの半
導体能動素子を含む面に近接する側にして重ね合讐鋏重
ね合せ面内で前記第一〇素片と前記籐三〇素片の閣で少
なくとも２つ以上の電気的接続を行うことを特徴とする
半導体装置の製造方法が得られ更に本発明によれに１半
導体装置の製造方法の内菖三の素片の構造を第≦６素片
と同一とし、第一−の素片に対して行り九と同じ操作な
第三の素片にも行い、更に第四の素片を重ね会せ、ＩＫ
ａｌｌ１次第五、第六など多数の素片を積層して行く特
許請求の範８第１項記載の半導体装置の製造方法が得ら
れる。
くともそ０ＪＩＩＩＤ内の一層に半導体能動素子が複数
個含まれてい１：る第一〇素片を半導体能動素子を複数
個含む第二の素片の上に前記第一〇素／ 片に含まれる能動素子と前記菖二〇素片に含まれる能動
素子が亙いに近接する儒にして重ね合せ、該重ね合せ面
内で前記第一の素片と前記第二の木片の間で少なくとも
２つ以上の電気的接続を行い次にＭ記第−の素片の層構
造の内の半導体能動素子を含まないいくつかの層をｊＩ
ｊシ除き、次に前記録−の素片又祉前記第二の素片と同
様構造を有する第三の素片をその半導体能動素子を含む
面が前記第一および４籐二の素片から作られ良ｔｏの半
導体能動素子を含む面に近接する側にして重ね合讐鋏重
ね合せ面内で前記第一〇素片と前記籐三〇素片の閣で少
なくとも２つ以上の電気的接続を行うことを特徴とする
半導体装置の製造方法が得られ更に本発明によれに１半
導体装置の製造方法の内菖三の素片の構造を第≦６素片
と同一とし、第一−の素片に対して行り九と同じ操作な
第三の素片にも行い、更に第四の素片を重ね会せ、ＩＫ
ａｌｌ１次第五、第六など多数の素片を積層して行く特
許請求の範８第１項記載の半導体装置の製造方法が得ら
れる。
以下本発明の詳細を実施例を用いて説明する。
本実施例を実現するえめには、先ず少なくとも３１ｉの
素片を用意する会費がある。この内第二。
素片を用意する会費がある。この内第二。
第三の素片は従来の集積１路技術で得られる素片である
。第一の素片はいわゆる絶縁膜上に作成され九シリコン
単結晶（５ｉｌｉｃｏｎ Ｏｎ ！ｎ５ｕｌａｔ＠ｒ諷
下ＳＯ１と略称する）であシ、本実施例でれシリコン基
板上にアルミニウムとマグネシウムの酸化物であるスピ
ネルを気相成長法てエピタキシャル成長させ、更にその
上にシリコン単結晶膜を成長させそのシリコン単結晶膜
中にメモリを従来の製造技術で作成し丸ものである。゛
これら各々の素片の中０Ｍ０８）？ンジスタ及び配線部
分の断面の模式図を第１図に示す。
。第一の素片はいわゆる絶縁膜上に作成され九シリコン
単結晶（５ｉｌｉｃｏｎ Ｏｎ ！ｎ５ｕｌａｔ＠ｒ諷
下ＳＯ１と略称する）であシ、本実施例でれシリコン基
板上にアルミニウムとマグネシウムの酸化物であるスピ
ネルを気相成長法てエピタキシャル成長させ、更にその
上にシリコン単結晶膜を成長させそのシリコン単結晶膜
中にメモリを従来の製造技術で作成し丸ものである。゛
これら各々の素片の中０Ｍ０８）？ンジスタ及び配線部
分の断面の模式図を第１図に示す。
第ｉｗＡの（イ）は第二、第三の素片の断面模式図で（
ロ）は第一の素片の断面の模式図である０図中１社シリ
コン単結晶基板、４及び２２扛拡散層、囚はシリコン単
結晶膜、３はゲート電極、４１及び社は配線用金属であ
り、５１．５２及び＆は二酸化シリコン膜、６は絶縁膜
であｊ）、４１に表面を平坦にするために別途付加され
た酸化けい素でＴｏシ、７は単結晶スピネル鳩である。
ロ）は第一の素片の断面の模式図である０図中１社シリ
コン単結晶基板、４及び２２扛拡散層、囚はシリコン単
結晶膜、３はゲート電極、４１及び社は配線用金属であ
り、５１．５２及び＆は二酸化シリコン膜、６は絶縁膜
であｊ）、４１に表面を平坦にするために別途付加され
た酸化けい素でＴｏシ、７は単結晶スピネル鳩である。
を九口は低温ハンダでるる。
本図からも明らかなように、これら素片の１つの特徴り
配線金属が絶縁膜６０表面から集めしていることであシ
、本実施例で紘低温ハンダ心は、絶縁［Ｉ６の表面から
高さ２０００オングストローム央出している。
配線金属が絶縁膜６０表面から集めしていることであシ
、本実施例で紘低温ハンダ心は、絶縁［Ｉ６の表面から
高さ２０００オングストローム央出している。
これらの素片を組み合せて本発明の実施例紘行われるが
、その手順を次に述べる。
、その手順を次に述べる。
先ず、第一の素片を低温Ｉ・ンダ４３１ｊｌ志が重なる
ようＫして第二の素片の上に設置し、約１０００グラム
／平方センナメートルの圧力を加えて４００℃迄加熱し
低温ハンダＣを接続させる。
ようＫして第二の素片の上に設置し、約１０００グラム
／平方センナメートルの圧力を加えて４００℃迄加熱し
低温ハンダＣを接続させる。
このようにして接続された状態ｏ＊ｍｏ＊式図が第２図
の（イ）である。本図で社、素子の断面線簡略化して描
いであるが、図中破線ＡＩの上部が第一の素片であ夛、
下側が菖二の素片である。また図中１１ 、１２社シリ
コン単結晶基板、２は第一の素片中の能動素子の作られ
ているシリコン単結晶膜、５紘絶縁層であシ、４は配線
用金属であシ上下の金属配線４０閏は低温ハンダで接続
されている。
の（イ）である。本図で社、素子の断面線簡略化して描
いであるが、図中破線ＡＩの上部が第一の素片であ夛、
下側が菖二の素片である。また図中１１ 、１２社シリ
コン単結晶基板、２は第一の素片中の能動素子の作られ
ているシリコン単結晶膜、５紘絶縁層であシ、４は配線
用金属であシ上下の金属配線４０閏は低温ハンダで接続
されている。
を九、図中６紘絶縁一層であるが、一般に紘ζ０２つの
関に空間が生じるが、第１図の低温ハンダ００突出を遭
尚に少なくする（約２０００オンゲストロー五以下にす
る）と実質上は絶縁物層６１Ｗｌ志が完全Ｋｌ！Ｆ着す
る。を九更にこの密着性を嵐くするために絶縁物層６０
１１面に接着性の物質を塗布しておいてもよい。７は本
実施例ではスピネル層である。
関に空間が生じるが、第１図の低温ハンダ００突出を遭
尚に少なくする（約２０００オンゲストロー五以下にす
る）と実質上は絶縁物層６１Ｗｌ志が完全Ｋｌ！Ｆ着す
る。を九更にこの密着性を嵐くするために絶縁物層６０
１１面に接着性の物質を塗布しておいてもよい。７は本
実施例ではスピネル層である。
次に第２図（イ）の構造において、シリコン単結晶基板
１１を通常の化学エツチング１ｌｌ（本実施例では硝酸
及び沸酸Ｏ混液）を用いてエツチングし、更にスピネル
層７の１１面に通常の方法でパターンを形成し、スピネ
ル層の一部を除去して金属配線を行う。この段階の状態
Ｏ断面略図を第２Ｈ口）Ｋ示しである。図中２．４．ａ
、７，１２．５は菖２図（イ）と同一であ）８はスピネ
ル７を貫通して外部へ配線するための金属であ〕、８０
表面の８２社第１Ｅの葛と同様の低温ハンダでＴｏ番。
１１を通常の化学エツチング１ｌｌ（本実施例では硝酸
及び沸酸Ｏ混液）を用いてエツチングし、更にスピネル
層７の１１面に通常の方法でパターンを形成し、スピネ
ル層の一部を除去して金属配線を行う。この段階の状態
Ｏ断面略図を第２Ｈ口）Ｋ示しである。図中２．４．ａ
、７，１２．５は菖２図（イ）と同一であ）８はスピネ
ル７を貫通して外部へ配線するための金属であ〕、８０
表面の８２社第１Ｅの葛と同様の低温ハンダでＴｏ番。
次にこの構造上ＫＪＩ三の素片を重ね合せ、昇温加圧を
前述と同様Ｏ方法で行うと第２＠（ハ）に示す如く特許
請求ＯＳＳ第１項０発羽が完成される。
前述と同様Ｏ方法で行うと第２＠（ハ）に示す如く特許
請求ＯＳＳ第１項０発羽が完成される。
図中、 １２ 、２１ 、４． ｓ、１７．８は本図（
イ）、（ロ）と同一であり、破線Ｂ Ｂ’から１社第三
の素片でＴｏＩＩ）、籐三の素片と第一の素片間の空間
も前述亀−と１ｓ二の素片間の空間を実質上無くする方
法と同様に無くすることが可能であったＯ １九特許請求の範囲第１項の発明の実施に漁って第一の
木片と同様構造のものを菖三の素片として使用するとと
によって鋏菖三の素片の上に第四の木片、第五の素片・
・・・・・と重ねることができ、三層以上の能動素子を
含む層を有する半導体装置を実現することが可能であシ
、特許績求のｆＩＮ、ｌＩ嬉２項の発明が完成されるＯ 以上１つの実施例をあげて本発明を説明したが本発明に
よシ従来困難であ２九３ＤＩＣＯ１ｍ造方法の難点を解
決した。
イ）、（ロ）と同一であり、破線Ｂ Ｂ’から１社第三
の素片でＴｏＩＩ）、籐三の素片と第一の素片間の空間
も前述亀−と１ｓ二の素片間の空間を実質上無くする方
法と同様に無くすることが可能であったＯ １九特許請求の範囲第１項の発明の実施に漁って第一の
木片と同様構造のものを菖三の素片として使用するとと
によって鋏菖三の素片の上に第四の木片、第五の素片・
・・・・・と重ねることができ、三層以上の能動素子を
含む層を有する半導体装置を実現することが可能であシ
、特許績求のｆＩＮ、ｌＩ嬉２項の発明が完成されるＯ 以上１つの実施例をあげて本発明を説明したが本発明に
よシ従来困難であ２九３ＤＩＣＯ１ｍ造方法の難点を解
決した。
また本実施例では第一の素片の素材に単結晶のスピネル
を用い九８０Ｉを用いたが、５ｏｘｏ製法はこれにとら
れれることなく最終的に８０１６構造であればレーザア
ニーリング、グラフオエビタキフイあるいはシリコン内
に酸素を導入して二酸化シリコン層を作シ更にその上層
部シリコン上にシリコンをエピタキシャル成長する方法
など多くの変渥が可能であル、ｊ！には素片Ｏ大龜さを
最終的ＫａウェファＯ大！さにしても良いなどいくつか
の変態が可能であシ、！Ｋに用いる素材をシリコンの代
シに砒化ガリウムなど４ｈＯ半導体を用いてもよいこと
紘自明である。
を用い九８０Ｉを用いたが、５ｏｘｏ製法はこれにとら
れれることなく最終的に８０１６構造であればレーザア
ニーリング、グラフオエビタキフイあるいはシリコン内
に酸素を導入して二酸化シリコン層を作シ更にその上層
部シリコン上にシリコンをエピタキシャル成長する方法
など多くの変渥が可能であル、ｊ！には素片Ｏ大龜さを
最終的ＫａウェファＯ大！さにしても良いなどいくつか
の変態が可能であシ、！Ｋに用いる素材をシリコンの代
シに砒化ガリウムなど４ｈＯ半導体を用いてもよいこと
紘自明である。
ＪＩＩＩｇは本発明Ｏ−実施例を構成する素片Ｏ中のＭ
ＯＳ）ｊンジスタ及び配線部の断面の模式図である。 、第２図は前記素片を本発明の方法によ２て積層してい
くときの主要工程における断面の模式図である。 図中の番号線それでれ以下のものを示している。 ｊｌｌｌｍｌにおいてｌ・・・・・・シリコン単結晶基
板、４ｎ・・・・・・拡散層、幻・・・・・・シリコン
単結晶膜、３・・−・・ゲート電極、４１，４！・・・
・・・配線用金属、５１，５２．５３・・・・・・二酸
化シリコン膜、６・・・・・・絶縁膜、？・・・・・・
単結晶スピネル層、Ｃ・・・・・・低温ハンダ。 Ｍ２図において、１１ 、１２・・・・・・シリコン単
結晶基板、２・・・・・・シリコン単結晶膜、４・・・
・・・配線用金属５・・・・・・絶縁層、６・・・・・
・絶縁層、７・・川・スピネル層８・・・・・・配線用
金属、＆・・・・・・低温ハンダ。 なお、第２図（イ）ＫｓＰいて破線ｈＮは第一の木片と
第二の素片の境界であり、（ハ）において破線Ｂ Ｂ／
は第一の素片と第三の素片の境界である。 應Ｉ図 （ロ） 裾Ｚ図 −
ＯＳ）ｊンジスタ及び配線部の断面の模式図である。 、第２図は前記素片を本発明の方法によ２て積層してい
くときの主要工程における断面の模式図である。 図中の番号線それでれ以下のものを示している。 ｊｌｌｌｍｌにおいてｌ・・・・・・シリコン単結晶基
板、４ｎ・・・・・・拡散層、幻・・・・・・シリコン
単結晶膜、３・・−・・ゲート電極、４１，４！・・・
・・・配線用金属、５１，５２．５３・・・・・・二酸
化シリコン膜、６・・・・・・絶縁膜、？・・・・・・
単結晶スピネル層、Ｃ・・・・・・低温ハンダ。 Ｍ２図において、１１ 、１２・・・・・・シリコン単
結晶基板、２・・・・・・シリコン単結晶膜、４・・・
・・・配線用金属５・・・・・・絶縁層、６・・・・・
・絶縁層、７・・川・スピネル層８・・・・・・配線用
金属、＆・・・・・・低温ハンダ。 なお、第２図（イ）ＫｓＰいて破線ｈＮは第一の木片と
第二の素片の境界であり、（ハ）において破線Ｂ Ｂ／
は第一の素片と第三の素片の境界である。 應Ｉ図 （ロ） 裾Ｚ図 −
Claims (1)
- １．２層以上からなる層構造を有し、少なくともその層
の内の一層に半導体能動素子が複数個含まれている第１
の木片を半導体能動素子を複数個含む第２の素片の上に
前記第１の素片に含まれる能動素子と前記第２の素片に
含まれる能動素子が互いに近接する側にして重ね合せ、
咳重ね合せ面内で前記第１の素片と前記第２の素片の間
で少なくとも２つ以上の電気的接続を行い、次に前記第
１の素片の層構造の内の半導体能動素子を含まない幾つ
かの層を堆り除き１次に前記第１の素片又は前記第２の
素片と同機構造を有する第３の素片をその半導体能動素
子を含む面が前記ｊＩｌ及び第２の素片から作られたも
のの半導体能動素子を含む面に近接する側にして重ね合
せ、腋重ね合せ面内で前記第一の素片と曽記菖三の素片
の間で少なくとも２つ以上の電気的接続を行うことを特
徴とする半導体装置の製造方法。 龜 半導体装置の製造方法の内第三の素片の構造を第一
の木片と同一とし、第一の木片に対して行ったと同じ操
作を第三の素片に４行い、更に第四の素片を重ね合せ、
更には順次第五、第六など多数の素片を積層していく特
許請求の範囲ｊＩ１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192544A JPS5893345A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192544A JPS5893345A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5893345A true JPS5893345A (ja) | 1983-06-03 |
| JPH0341984B2 JPH0341984B2 (ja) | 1991-06-25 |
Family
ID=16293038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192544A Granted JPS5893345A (ja) | 1981-11-30 | 1981-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5893345A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948950A (ja) * | 1982-09-13 | 1984-03-21 | Agency Of Ind Science & Technol | 三次元集積回路構造体の製造方法 |
| JPS6052047A (ja) * | 1983-06-27 | 1985-03-23 | テレタイプ コ−ポレ−シヨン | 集積回路デバイスの製作方法 |
| JPS6052046A (ja) * | 1983-06-27 | 1985-03-23 | テレタイプ コ−ポレ−シヨン | 集積回路デバイスの製作方法 |
| JPS6052048A (ja) * | 1983-06-27 | 1985-03-23 | テレタイプ コ−ポレ−シヨン | 集積回路デバイスの製作方法 |
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423484A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Semiconductor integrated circuit and its manufacture |
-
1981
- 1981-11-30 JP JP56192544A patent/JPS5893345A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423484A (en) * | 1977-07-25 | 1979-02-22 | Hitachi Ltd | Semiconductor integrated circuit and its manufacture |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5948950A (ja) * | 1982-09-13 | 1984-03-21 | Agency Of Ind Science & Technol | 三次元集積回路構造体の製造方法 |
| JPS6052047A (ja) * | 1983-06-27 | 1985-03-23 | テレタイプ コ−ポレ−シヨン | 集積回路デバイスの製作方法 |
| JPS6052046A (ja) * | 1983-06-27 | 1985-03-23 | テレタイプ コ−ポレ−シヨン | 集積回路デバイスの製作方法 |
| JPS6052048A (ja) * | 1983-06-27 | 1985-03-23 | テレタイプ コ−ポレ−シヨン | 集積回路デバイスの製作方法 |
| JPS62272556A (ja) * | 1986-05-20 | 1987-11-26 | Fujitsu Ltd | 三次元半導体集積回路装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0341984B2 (ja) | 1991-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5853822A (ja) | 積層半導体装置 | |
| JPS5893345A (ja) | 半導体装置の製造方法 | |
| JPH02199860A (ja) | 高密度半導体構造体及びその製造方法 | |
| JPH03270162A (ja) | 半導体装置の製造方法 | |
| JPS59117135A (ja) | 半導体装置の製造方法 | |
| JPS5842227A (ja) | 半導体装置の製造方法 | |
| JPS5860556A (ja) | 半導体装置の製法 | |
| TW201126679A (en) | Coreless packaging substrate and method for manufacturing the same | |
| JPS59114829A (ja) | 窒化シリコン膜の製造方法 | |
| JPH11154708A (ja) | プログラミング可能な半導体装置 | |
| JPH01276744A (ja) | 超伝導配線及びその製造方法 | |
| JPS58162031A (ja) | 多結晶膜の熱処理方法 | |
| JPH03104276A (ja) | 半導体装置の製造方法 | |
| JPH01202876A (ja) | ジョセフソン接合素子の作製方法 | |
| JPH03104190A (ja) | 多層配線板およびその製造方法 | |
| JPS58182247A (ja) | 半導体装置の突起電極の形成方法 | |
| JPS5895863A (ja) | 積層構造を用いた半導体装置の製造方法 | |
| JPH05208899A (ja) | 性状が異なる領域を有する酸化物超電導薄膜と作製方法 | |
| JPS63293948A (ja) | 層間絶縁膜の形成方法 | |
| JPS6151821A (ja) | 半導体装置の製造方法 | |
| JPS62124753A (ja) | 絶縁層分離基板の製法 | |
| JPH01253228A (ja) | 半導体装置の製造方法 | |
| JPS60161653A (ja) | 半導体立体回路素子の製造方法 | |
| JPS59215746A (ja) | 半導体装置の製造方法 | |
| JPS58204553A (ja) | 相補形誘電体分離基板の製造方法 |