JPH03270162A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03270162A
JPH03270162A JP2068080A JP6808090A JPH03270162A JP H03270162 A JPH03270162 A JP H03270162A JP 2068080 A JP2068080 A JP 2068080A JP 6808090 A JP6808090 A JP 6808090A JP H03270162 A JPH03270162 A JP H03270162A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） 本発明は半導体装置及びその製造方法に関するもので、
特にメモリセルキャノ臂シタに使用されるものである。
（従来の技術） この種のセルキャパシタの従来例を第３図に示す。即ち
Ｐ型シリコンａ′＃ｉｉを熱酸化してフィールド酸化膜
２を５０００！形成したのち、酸化膜３を１００Ｘ形戊
し、その後Ａ−をイオ７江人してＮ＋層４を形威し、そ
れから多結晶シリコン５を堆積し、これを・ｆター二／
グしてプレート電極とする。
（発明が解決しようとする課題） 第３図の如き平面的構造のセルキャパシタは、製法が簡
単で、１ＭビットのＤＲＡＭ　（ダイナミックＲＡＭ　
）までは広く用いられてきた。しかし上記のような平面
的構造では、セルの集積度を上げる場合、セル面積が小
さくなるため、デー）酸化膜厚（酸化膜３の厚み）を薄
くして、蓄積電荷をある程度保持するために、酸化膜３
の信頼性の劣化を招き、ひいては４ＭビットのＤＲＡＭ
以降のセル構造としては、平面的キャノセシタでは、物
理的に無理な構造となってきた。
そこで本発明の目的は、高集積化が可能で、また信頼性
が高く、しかも製造も簡単なキヤ・臂シタ及びその製法
を提供することＫある。
［発明の構成］ （課題を解決するための手段と作用） 本発明は、 （１）半導体基体上に形成するキャパシタの電極の一方
を、前記半導体基体へのコンタクト部を通り前記半導体
基体上の絶縁膜上で膨出した断面略きのこ状の電極とし
たことを特徴とする半導体装置である。普た本発明は、 （２）前記略きのこ状′Ｎｉ極上に、該電極とつながる
断面略きのこ状電極を１層才たｔｒｉ複数層積層したこ
とを特徴とする前記（１）に記載の半導体装置である。
また本発明は、 （３）　　前記キャノセシタはメモリセルキャノ臂シタ
であることを特徴とする前記（１）または（２）に記載
の半導体装置である。また本発明は、 （４）　　前記（１）またｒｉ（２）　Ｋ記載の電極は
、選択成長法のオーバーグロウスで形成することを％徴
とする半導体装置の製造方法である。また本発明は、（
５）前記（１）または（２）に記載の電極は、選択エピ
タキシャル成長法のオーバーグロウスで形成することを
特徴とする半導体装置の製造方法である。
また本発明は、 （６）　　前記（５）のオーバーグロウスは、Ｎ”ｍエ
ピタキシャル成長で形成することを特徴とする半導体装
置の製造方法である。
即ち本発明は、ＳＴＣ（スタック・キャノ４シタ）セル
の変形として、キヤ・ヤシタの一方の電極を、半導体基
体上に略きのこ状筐た＃−ｉ該きのこを複数縦積みした
形状とする。その作り方は、選択戊長法または選択エピ
タキシャル成長法（ＳＥＧ　’）のオーバーダロウスを
用いる。このように形成されたキヤ・ゼシタの一方の電
極に、絶縁膜、他方の電極をかぶせて形成すれば、高ｓ
攪化されたキヤ・やシタを得ることができる。また上記
高集積化が可能となるため極端に電極間絶縁膜を薄くす
る必要がないし、かつ後述する如く製造時の自己整合化
もできるため、Ｍ顕性を向上できる。１九Ｎ＋エピタキ
シヤル成長を用いれば、半導体基体にＮ＋イオン注入を
する必要がなく、工程をかなり簡素化できるようになる
。
（実施例） 以下第１図を参照して本発明の一実施例を説明する。第
１図（ａ）に示される如くＰ壓シリコン基板２１上に、
ＣＶＤ法による酸化膜２２を堆積、パターニングしてか
ら、該工程前に形成された薄いＮ＋拡散層ｚＳ上に、Ｎ
＋エピタキシャル層２４をＳＥＧ法（選択エピタキシャ
ル成長法）でオーバーグロウスさせる。その後第１図（
ｂ）の如く酸化膜２２をニッチドグ除去し、Ｎ＋エピタ
キシャル層２４及びＮ＋拡散層２３の表面を熱酸化して
１ｏｏＸの酸化膜２５を形威し、その表面に多結晶シリ
コン２６を堆積し、これをノＪ？ターニングして、多結
晶シリコン２６によるプレー）！極を形成し、これで高
集積化されたセルキャパシタが構成できた。
更に高集積化を図りたい場合には、第２図に示す如く、
第１図のプレート電極２６の形成前に、即ち熱酸化膜２
ＢＩ　Ｃ”２５）形成後、もう−産性のＣＶＤ酸化膜（
図示せず）を堆積、ノ９ター二ンクシ（この時Ｎ＋エピ
タキシャル層２４ｔ　　（−２４）上の酸化膜２５１　
も上記性のＣＶＤ酸化膜と同様にパターニングする）、
Ｎ＋エピタキシャル層２４１上に、層２４亀　と同様に
他のＮ＋エピタキシャル層２４！（＝２４）をオーバー
グロウスさせる。その後この層２４１に熱酸化膜２５ｓ
Ｃｘｘｘｓ）音形成してから、多結晶シリコンによるプ
レート電極２６を形成することにより、２層のｎ＋エビ
タキシャル層（２４１、Ｊ１４．）を形成でき、第１図
の場合よりもセルキャパシタの高集積化が行なえる。
このようにすれば、同様の工程で、Ｎ＋エピタキシャル
層を縦方向に何層も積層でき、更に高集積化が図れる。
また、第２図で２層目のＮ＋エビ層を形成する場合、Ｃ
ＶＤ酸化膜に複数の穴・量ターンを形成して、その後、
Ｎ＋層をオーパグロウスすれば、さらにキヤ・９シタの
高集積化が実現できる。しかもリソグラフィ技術では、
隣り合うエピタキシャル層のオーバーグロウスどうしの
位置関係はマスク形状で決１す、また隣り合うオーバー
グロウスどうしが誤って接触したりしないようにコント
ロールできるので、自己整合化もでき、筐た従来例で説
明した如く極端に電極間絶縁膜２５を薄く形成する必要
もなくなることから、信頼性も向上する。またＮ＋エピ
タキシャル／１１ｚ４を用いたため、従来の如きＮ＋イ
オン注入を必要がなく、工程がかなり簡素化できる。
な１本発明は上記実施例に限られず種々の応用が可能で
ある。例えば実施例では、選択エビｐ＋シャル成長のオ
ーバーグロウスできのこ状電極を形成したが、例えば金
属の選択成長によるオーバーグロウスでも同様のことが
行なえる。
［発明の効果］ 以上説明した如く本発明によれば、高集積化され、信頼
性が高く、製造も簡単化されたキャパシタを得ることが
できる。
【図面の簡単な説明】
第１図は本発明の一実施例の工程図、第２図は本発明の
他の実施例の構成及び工程説明図、第３図は従来のセル
キャパシタの説明図である。 ２１・・・Ｐ型基板、２２，２５．ｊ１６．．２５゜・
・・酸化膜、２３・・・Ｎ＋拡赦層、２４．：１４Ｋ　
、２４゜・・・Ｎ＋エピタキシャルｊ＠、Ｊ１６・・・
プレート電極（多結晶シリコン）。

Claims (6)

    【特許請求の範囲】
  1. （１）半導体基体上に形成するキャパシタの下部電極の
    一方を、前記半導体基体へのコンタクト部を通り前記半
    導体基体上の絶縁膜上で膨出した断面略きのこ状の下部
    電極としたことを特徴とする半導体装置。
  2. （２）前記略きのこ状下部電極上に、該電極とつながる
    断面略きのこ状電極を１層または複数層積層したことを
    特徴とする請求項１に記載の半導体装置。
  3. （３）前記キャパシタはメモリセルキャパシタであるこ
    とを特徴とする請求項１または２に記載の半導体装置。
  4. （４）前記請求項１または２に記載の電極は、選択成長
    法のオーバーグロウスで形成することを特徴とする半導
    体装置の製造方法。
  5. （５）前記請求項１または２に記載の電極は、選択エピ
    タキシャル成長法のオーバーグロウスで形成することを
    特徴とする半導体装置の製造方法。
  6. （６）前記請求項５のオーバーグロウスは、Ｎ＾＋型エ
    ピタキシャル成長で形成することを特徴とする半導体装
    置の製造方法。
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