JPS5895271A - 半導体集積回路試験装置 - Google Patents
半導体集積回路試験装置Info
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- JPS5895271A JPS5895271A JP56193087A JP19308781A JPS5895271A JP S5895271 A JPS5895271 A JP S5895271A JP 56193087 A JP56193087 A JP 56193087A JP 19308781 A JP19308781 A JP 19308781A JP S5895271 A JPS5895271 A JP S5895271A
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- Japan
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- circuit
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Links
- 238000012360 testing method Methods 0.000 title claims abstract description 60
- 239000004065 semiconductor Substances 0.000 title claims description 13
- 239000000203 mixture Substances 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 abstract 3
- 238000009825 accumulation Methods 0.000 abstract 1
- 239000003550 marker Substances 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 238000005259 measurement Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 230000005764 inhibitory process Effects 0.000 description 2
- 239000000428 dust Substances 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
杢元明はウェファ−上に複数個存在する被試験素子全同
時に２ヶ以上試験する半導体集積１ｃＩｌ略試験装置に
関するもりである。
時に２ヶ以上試験する半導体集積１ｃＩｌ略試験装置に
関するもりである。
半導体集積回路が大規模化し、試験所要時間が増大する
につｎ、高価な試験装置を効率よく菱用する必要から複
数の被歳験素子を同時に試験する。
につｎ、高価な試験装置を効率よく菱用する必要から複
数の被歳験素子を同時に試験する。
いわゆる並列測定の方式がと９い扛ら扛てきている。半
導体集積回路の試験における並列測定は、被試験素子の
状聾、試験の目的等によって撞々の形１弗が考えらｎる
。
導体集積回路の試験における並列測定は、被試験素子の
状聾、試験の目的等によって撞々の形１弗が考えらｎる
。
第１図は従来の半導体集積回路試験装置の一例を示す図
でＩＶｉ１Ｇテスター、２はウェファ−プローバー、３
Ｆｉ被試験ウェファ−である。測定回路１１は同時に４
数（この場合は２個）の試料を試験１判定する憬能全も
ち、第１の被、＜映素子３１（以下第１のＬＩＵＴと称
する）及び第２の被試験素子３２（以下第２のＬＩＵＴ
と称する）全試験する。テスター市１」＃全行なうもの
で、ウェファーフ′ローバー２の市ＩＩ＃を担当するウ
ェファツブローパー制御回路２１（以下１０−バー制御
回路と称する）からの試験開始信号全受け、試験を実行
させ、第１の１ＪＵＴ３１及び第２のＬ）Ｕｉ’３２に
対するｌ（１足帖米と８ｔＷＩ！！！終了１ｇ号を１０
−バー制御回路２１に送出する。第１のマーカー２２．
第２のマーカー２３は前記−１’ｔ１足結果全プローバ
ー制御回路２１を斤して受取り、そｎが不良を意味する
ものであ６硼合にのみ、第１のマーカー２２は第１のｌ
Ｊ［Ｊｉ’ ３１に、第２のマーカー２３は第２のＬＩ
Ｌｌ’ｌ’３２ＶＣマーキングする。
でＩＶｉ１Ｇテスター、２はウェファ−プローバー、３
Ｆｉ被試験ウェファ−である。測定回路１１は同時に４
数（この場合は２個）の試料を試験１判定する憬能全も
ち、第１の被、＜映素子３１（以下第１のＬＩＵＴと称
する）及び第２の被試験素子３２（以下第２のＬＩＵＴ
と称する）全試験する。テスター市１」＃全行なうもの
で、ウェファーフ′ローバー２の市ＩＩ＃を担当するウ
ェファツブローパー制御回路２１（以下１０−バー制御
回路と称する）からの試験開始信号全受け、試験を実行
させ、第１の１ＪＵＴ３１及び第２のＬ）Ｕｉ’３２に
対するｌ（１足帖米と８ｔＷＩ！！！終了１ｇ号を１０
−バー制御回路２１に送出する。第１のマーカー２２．
第２のマーカー２３は前記−１’ｔ１足結果全プローバ
ー制御回路２１を斤して受取り、そｎが不良を意味する
ものであ６硼合にのみ、第１のマーカー２２は第１のｌ
Ｊ［Ｊｉ’ ３１に、第２のマーカー２３は第２のＬＩ
Ｌｌ’ｌ’３２ＶＣマーキングする。
ウェファ−泣＋を制御回路２４はフローバー制御回路２
１からの移動指示１１号にょジ試暎及びマーキングの終
了全知り、ウェファ−３の位置を移動させ新らしい第１
のυＵ ｉ’ ３１ 、第２のＩＪ Ｕ Ｔ３２を測定
回路１１と接続する。このような半導体集積回路試験装
置で１１１０一バー制御回路２１と第１及び第２のマー
カー２２．２３間の接続ならびに、ｊ１４１及び第２）
ｌＪＬｌ’ｌ’ ３１ ！３２ ト第１及び第２のマー
カー２２．２３間の対応関係（通常機械的位置関係）Ｆ
ｉ被試験ウェファ−３の品種切替毎に人手により設定し
なけｎば々らｋいたぬ、この設定に誤りがあると試験に
合格したＬＩ Ｕ ’ｒにマーキングしく通常このｕｕ
ｑ“は破壊さｎる）、不合格のＪＪ ［Ｊ ’ｌ’にマ
ーキングしないという状！塵が発生する。しかもこの設
定の誤りは試験さｌｒしたυＵＴがｉ、＋ｉｔ’ケース
等に組ヴてら扛た後再試ｓ、？行なわｎるまで発見さ扛
ず、その間多縦の不良品を発生することになる。
１からの移動指示１１号にょジ試暎及びマーキングの終
了全知り、ウェファ−３の位置を移動させ新らしい第１
のυＵ ｉ’ ３１ 、第２のＩＪ Ｕ Ｔ３２を測定
回路１１と接続する。このような半導体集積回路試験装
置で１１１０一バー制御回路２１と第１及び第２のマー
カー２２．２３間の接続ならびに、ｊ１４１及び第２）
ｌＪＬｌ’ｌ’ ３１ ！３２ ト第１及び第２のマー
カー２２．２３間の対応関係（通常機械的位置関係）Ｆ
ｉ被試験ウェファ−３の品種切替毎に人手により設定し
なけｎば々らｋいたぬ、この設定に誤りがあると試験に
合格したＬＩ Ｕ ’ｒにマーキングしく通常このｕｕ
ｑ“は破壊さｎる）、不合格のＪＪ ［Ｊ ’ｌ’にマ
ーキングしないという状！塵が発生する。しかもこの設
定の誤りは試験さｌｒしたυＵＴがｉ、＋ｉｔ’ケース
等に組ヴてら扛た後再試ｓ、？行なわｎるまで発見さ扛
ず、その間多縦の不良品を発生することになる。
本発明の目的は、このような従来の欠点全解決した半導
体集積回路試験装置ｔ全提供することにある。すなわち
、本発明は同一ウェファ−上に存在する多数の被試ｗ！
累子のうちの複数個を同時に選択、試験し、不合格であ
った被試験素子にマーキング？行なうことを目的とする
半導体集積回路試雇装置に関するものである。
体集積回路試験装置ｔ全提供することにある。すなわち
、本発明は同一ウェファ−上に存在する多数の被試ｗ！
累子のうちの複数個を同時に選択、試験し、不合格であ
った被試験素子にマーキング？行なうことを目的とする
半導体集積回路試雇装置に関するものである。
このような試験のためには、試験機能を受持つｌＣテス
ターと被試験ウェファ−をハンドリングするウェファ−
１０−バー及び被試験素子のうち。
ターと被試験ウェファ−をハンドリングするウェファ−
１０−バー及び被試験素子のうち。
試験で不合格になったものにマーキングするためのマー
カーとを組合せた半導体集積回路試験装置が使用さｎる
が、ウェファ−プローバーとマーカーとの電気的接続及
び機械的位＃ｔＡ整は１通常。
カーとを組合せた半導体集積回路試験装置が使用さｎる
が、ウェファ−プローバーとマーカーとの電気的接続及
び機械的位＃ｔＡ整は１通常。
被試暎ウェファ−の品種が切替わる毎に人手にょ９行な
わｔｔ６ため人為的なミスが発生しやすいうえ、従来の
半導体集積回路試験では上記ミスの検出ができないため
、万一ミスが発生した場合多数の被試験素子全破壊して
しまううえ、そ扛ら被試砿嬌子を再試験（こｎは通常、
ＪＪＩ）’ケース等にマウントしてから行なわｎる）す
る捷でミスの発生そのものを知ることができないため多
大な損失？萱ね〈結果となる。
わｔｔ６ため人為的なミスが発生しやすいうえ、従来の
半導体集積回路試験では上記ミスの検出ができないため
、万一ミスが発生した場合多数の被試験素子全破壊して
しまううえ、そ扛ら被試砿嬌子を再試験（こｎは通常、
ＪＪＩ）’ケース等にマウントしてから行なわｎる）す
る捷でミスの発生そのものを知ることができないため多
大な損失？萱ね〈結果となる。
本発明の′４徴は、同一のウェファ−上に複数個存在す
る沙試験素子を同時に２個以上試験可能なＩＣテスター
と、このＩＣテスターによる試験の結果により不合格と
なった被試験系子にマーキングする複数のマーカーと、
この試験の結果が合格と不合格の混在状態であった場合
にこの試験結果ゲ一時記憶するとともに１（、：テスタ
ーに再試験全行なわせ、この再試験結果と一時記順さｆ
た結果が不−歓の場合にＩＣテスターの動作を停止せし
める手段と分有する半導体集積回路試験装置にある。
る沙試験素子を同時に２個以上試験可能なＩＣテスター
と、このＩＣテスターによる試験の結果により不合格と
なった被試験系子にマーキングする複数のマーカーと、
この試験の結果が合格と不合格の混在状態であった場合
にこの試験結果ゲ一時記憶するとともに１（、：テスタ
ーに再試験全行なわせ、この再試験結果と一時記順さｆ
た結果が不−歓の場合にＩＣテスターの動作を停止せし
める手段と分有する半導体集積回路試験装置にある。
以下、本発明Ｑ〕一実施例について１図面を用いて説明
する。
する。
第２図は本発明の一天＠り１１をしめすもので、第２図
において１〜３ ＋ １１＋ １２Ｔ２１〜２４，３１
ν３２は第１図と同じ構成要素である。第２図にしめし
た例の基本的な動作関係は第１図の従来例と同じでプロ
ーバー制御回路２１からの試験開始信号によりＩＣテス
ターｌは第１及び第２のｔ、＋ ｕ ’ｉ’３１＋３２
の試験を行ない、各々に対す６刊定結果と試験終了信号
を１０−バー制御回路２１を介して第１及び第２のマー
カー２２．２３に〕未出し。
において１〜３ ＋ １１＋ １２Ｔ２１〜２４，３１
ν３２は第１図と同じ構成要素である。第２図にしめし
た例の基本的な動作関係は第１図の従来例と同じでプロ
ーバー制御回路２１からの試験開始信号によりＩＣテス
ターｌは第１及び第２のｔ、＋ ｕ ’ｉ’３１＋３２
の試験を行ない、各々に対す６刊定結果と試験終了信号
を１０−バー制御回路２１を介して第１及び第２のマー
カー２２．２３に〕未出し。
不合格のＩＪ Ｕ ’１’にマーキングを行なう。記１
意判定回路２５はテスター市１］御回路の送出する第１
及び第２の”Ｕ’Ｌ’３１．３２に対する判定結果金堂
け、十ｎら判定結果が合名のみ又は不合格のみである場
合はプローバー１ｌｆｆＩ制御回路２１から禁止ｌＩ２
１路２６を介してウェファ−泣Ｉ！Ｉｉｔ制御回路２４
へ供給さｎる移動指示信号ケ禁止しないよう禁止回路２
６に指示する。もし判定結果が合格と不合格の混在状態
であるときは禁ＩＥ回路２６に禁止を指示することによ
りウェファ−３の移＠全行なわせず、かつこの判定結果
を一時的に記憶しておく。この場合もマーキングは通常
通り行なわｎ、プローバー制御回路２１は試験開始信号
全発生するためＩｃテスターｌは前回と同じ第１及び第
２のＬＩＬＪ’ｌ’３１゜３２について試験を行ない判
定結果を送出するので記憶判定回路２５にこの判定結果
と、先に一時記燻した前回の判定結果を比較する。この
結果が一致している場合は禁止回路２６の禁止ｔ−解除
し。
意判定回路２５はテスター市１］御回路の送出する第１
及び第２の”Ｕ’Ｌ’３１．３２に対する判定結果金堂
け、十ｎら判定結果が合名のみ又は不合格のみである場
合はプローバー１ｌｆｆＩ制御回路２１から禁止ｌＩ２
１路２６を介してウェファ−泣Ｉ！Ｉｉｔ制御回路２４
へ供給さｎる移動指示信号ケ禁止しないよう禁止回路２
６に指示する。もし判定結果が合格と不合格の混在状態
であるときは禁ＩＥ回路２６に禁止を指示することによ
りウェファ−３の移＠全行なわせず、かつこの判定結果
を一時的に記憶しておく。この場合もマーキングは通常
通り行なわｎ、プローバー制御回路２１は試験開始信号
全発生するためＩｃテスターｌは前回と同じ第１及び第
２のＬＩＬＪ’ｌ’３１゜３２について試験を行ない判
定結果を送出するので記憶判定回路２５にこの判定結果
と、先に一時記燻した前回の判定結果を比較する。この
結果が一致している場合は禁止回路２６の禁止ｔ−解除
し。
移動指示信号の通過を許すことによりウェファ−３を４
１させ１次の’ＪＵＴ３１＋３２の試験を実行可能とす
るが、一致していない場合（例えば良品のＬｌＵＴにマ
ーキングした場合は不一致となる：Ｆｉ移動全須正した
まま警報等を発生させる。
１させ１次の’ＪＵＴ３１＋３２の試験を実行可能とす
るが、一致していない場合（例えば良品のＬｌＵＴにマ
ーキングした場合は不一致となる：Ｆｉ移動全須正した
まま警報等を発生させる。
このように本発明にｘｎげ多大な損害分与えかねないマ
ーカーの設定ミスを自動的かつ確実に検出することが可
能となる。
ーカーの設定ミスを自動的かつ確実に検出することが可
能となる。
なお、上記記憶判定回１８２５の動作は常時性なう必要
８龜なく、あらかじめ設定さｎた条件（例えば品種切替
の直後）に応じて行なメ−ばよい。又。
８龜なく、あらかじめ設定さｎた条件（例えば品種切替
の直後）に応じて行なメ−ばよい。又。
上記の説明では同時に試験さｎる１１ Ｕ ’ｌ’が２
個。
個。
マーカーも２個の場合について説明したが、′こｎが３
個以上の場合も同様でめる。又、テスター。
個以上の場合も同様でめる。又、テスター。
プローバーで測定結果のカウント、を行なう機能を有す
る場合、記憶判定回路の指示による再測定の場合は、こ
のカウント機能全イン上ビットする必要があることは言
うまでもない。
る場合、記憶判定回路の指示による再測定の場合は、こ
のカウント機能全イン上ビットする必要があることは言
うまでもない。
第１図は従来の半導体集積回路試験装置のブロック回路
図、Ｉ！２図は本発明による一実施例のブロック回路図
である。 なお図において、１・・・・・・ＩＣテスタ、２・・・
・・・ウヱファーブローパー、３・・・・・・被試験ウ
ェファ−１１１・・・・・・測定回路、１２・・・・・
・テスタ制御回路、 ２１・・・・・・ウェファ−プロ
ーバー制御回路、２２・・・・・・第１のマーカー、２
３・・・・・・第２のマーカー１２４・・・・・・ウェ
ファ−位置制御回路、２５・・・・・・記憶判定回路、
２・６・・・・・・禁止回路、３１・・・・・・第１の
被測定置 １図 ｔ Ｚ図
図、Ｉ！２図は本発明による一実施例のブロック回路図
である。 なお図において、１・・・・・・ＩＣテスタ、２・・・
・・・ウヱファーブローパー、３・・・・・・被試験ウ
ェファ−１１１・・・・・・測定回路、１２・・・・・
・テスタ制御回路、 ２１・・・・・・ウェファ−プロ
ーバー制御回路、２２・・・・・・第１のマーカー、２
３・・・・・・第２のマーカー１２４・・・・・・ウェ
ファ−位置制御回路、２５・・・・・・記憶判定回路、
２・６・・・・・・禁止回路、３１・・・・・・第１の
被測定置 １図 ｔ Ｚ図
Claims (1)
- 【特許請求の範囲】 同一のウェファ−上に榎数詞存在する被試験素子を同時
に２個以北試験可Ａ’ＱなＩＣテスターと。 該１ｃテスターに゛よる試４の結果により不合格となっ
７′ｉ：前記被試験の結束が合名と不合名の混在状態で
あった場合に・１訂記試験帖釆を一時記憶するとともに
前ｄピＩＵテスターに再試験全行なわせ、該丹試験店来
と前記一時記１重さｎた結果が不一致の場合に前記ＩＣ
テスターの動作を停止せしめろ手段とをＭすることヲ！
＃徴とする半導体集積回路試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193087A JPS5895271A (ja) | 1981-12-01 | 1981-12-01 | 半導体集積回路試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56193087A JPS5895271A (ja) | 1981-12-01 | 1981-12-01 | 半導体集積回路試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5895271A true JPS5895271A (ja) | 1983-06-06 |
Family
ID=16302006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56193087A Pending JPS5895271A (ja) | 1981-12-01 | 1981-12-01 | 半導体集積回路試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5895271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965515A (en) * | 1986-10-15 | 1990-10-23 | Tokyo Electron Limited | Apparatus and method of testing a semiconductor wafer |
| CN102116831A (zh) * | 2009-12-30 | 2011-07-06 | 上海允科自动化有限公司 | 一种ic检测装置 |
-
1981
- 1981-12-01 JP JP56193087A patent/JPS5895271A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4965515A (en) * | 1986-10-15 | 1990-10-23 | Tokyo Electron Limited | Apparatus and method of testing a semiconductor wafer |
| CN102116831A (zh) * | 2009-12-30 | 2011-07-06 | 上海允科自动化有限公司 | 一种ic检测装置 |
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