JPS6064451A

JPS6064451A - 半導体装置の製造方法

Info

Publication number: JPS6064451A
Application number: JP17256183A
Authority: JP
Inventors: Toru Mochizuki; 徹望月; Michihiro Ishikawa; 通弘石川
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1983-09-19
Filing date: 1983-09-19
Publication date: 1985-04-13

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕本発明は、上部電極と下部電極の接続を改良した半導体
装置の製造方法に関する。

〔発明の技術的背景とその問題点〕

従来、上部電極及び下部電極を有した２層構造の半導体
装置は、第１図に示すように製造されている。まず、常
法により半導体基板１の所定の表面にフィールド酸化膜
２を形成し、このフィールド酸化膜２で分離された基板
１上に酸化膜（図示せず）を形成する。つづいて、全面
に多結晶シリコン層を形成した後、パターニングしてフ
ィールド酸化膜２上に下部電極３を形成し、酸化膜上に
ゲート電極４を形成する。次いで、ゲート電極４をマス
クとして前記酸化膜を選択的に除去し、ゲート絶縁膜５
を形成する。

しかる後、ゲート電極４をマスクとして基ｖｉ１に不純
物をイオン注入してソース、ドレイン領域６′、７を形
成する。更に、全面に第１の層間絶縁膜８を形成した後
、前記下部電極３及びソース、ドレイン領域７，８の夫
々の一部に対応する層間絶縁膜８を選択的に除去し、コ
ンタクトホール９８，９□、９．を形成、引う。ひきつ
づき、全面にＡ４？を蒸着した後パターニングし、コン
タクトホール９．を介して前記下部電極３に接続する上
部電極１０１．コンタクトホール９！ｓ９８　を介して
ソース、ドレイン領域７゜８に夫々接続するコンタクト
電極１１．１１を形成した。以下、同様にして全面に第
２の層間絶縁膜Ｊ２を形成した後、コンタクトホール１
３、該コンタクトホール１３を介して前記上部電極１０
に接続する取出し配線１４を形成し、半導体装置を製造
する。

しかしながら、前述した製造方法によれば、コンタクト
ホール９Ｉ〜９．．１３の開孔面積が小さくなるにつれ
てコンタクトホール９ｉ〜９、．１３を開孔することが
困難となる。、これは、層間絶縁膜８，１２を、ガスプ
ラズマや液体でエツチングする場合洗、コンタクトホー
ルの開孔面積が小さいために、エツチング生成物が拡散
などによってコンタクトホールの外に流出していくこと
が困難となるためである。また、コンタクトホールが形
成された場合でもコンタクトホール上部の角周辺におい
て、スパッタ、蒸着等によって形成されたＡＪが、平面
に被着したＡＪよりも薄くなり、素子信頼上大きな問題
となる。

このようなことから、最近、第２図に示すように半導体
装置が製造されている。まず、ゲート電極４の周囲にの
み酸化膜１５を形成し、第１の層間絶縁膜８を形成した
後、第１の層間絶縁膜８にコンタクトホール１６、〜１
６３を開孔する。つづいて、全面に前記層間絶縁膜８に
対応して開孔部１７１〜１７．を有するフォトレジスト
膜１８を形成し、更に全面にＡｌｈ４１９を被着し、前
記コンタクトホール１６ｘ〜１６、にもＡＪ層２０を充
填する。次いで、リフトオフ技術により、フォトレジス
ト膜１８を除去してその上部のｋｌ）ｍｘ９も同時に収
り除く。しかる後、ＡＪ屓２ｏを２−シて泥１の層間絶
縁膜８を除去−ｔ〉１．以下、ＡＩｊ層を再度仮看しパ
ターニングを行なって半導体装置を製造する。しかるに
１こうしたリフトオフ技術を用いた製造方法は、コンタ
クトホールの開孔面積に比べて深いコンタクトホールを
ム１等によって充填し、実質的段差を浅くしてコンタク
トホール上部角部のＡＪ薄膜化を防止しようとするもの
である。しかしながら、かかる方法によれば、ＡＩを除
去すべき面積が大部分を占めるため、リフトオフ技術そ
のものが困難である。また、フォトレジスト膜１８を用
いるため、Ａノ被着前、コンタクトホール開孔後にＡＪ
をつめ本べきコンタクトホールな清浄することが困難と
なり、コンタクト部の抵抗を低減することが困難である
。。

〔発明の目的〕

本発明は上記事情に鑑みてなされたもので、上部電極を
平坦な下地の上に形成してコンタクト部での金属の薄膜
化を防止できるとともに、コンタクト部の抵抗を低減し
得る半導体装置の製造方法を提供することを目的とする
ものである。

〔発明の概要〕

本発明は、半導体基板表面の拡散層あるいは前記基板上
に絶縁膜を介して設けられた下部電去して導体パターン
を露出させ、更にｉＴ　ｔｌ　／％間絶縁峡上に前記導
体パターンに接続する上部電極を形成することによって
、コンタクト部での金属の薄膜化の防止、及びコンタク
ト部の抵抗の低減を図ることを骨子とする。

〔発明の実施例〕

以下、本発明の一実施例を、８１，３図（ａｌ〜ｌｄｌ
を参照して説明する。

（１）　まず、常法により半導体基板としての８１基板
２１の所定の表面にフィールド酸化膜２２を形成し、こ
のフィールド′、酸化膜２２で分離された基板１上に酸
化膜（図示せず）を形成した。つづいて、全面に多結晶
シリコン１ｔＩＪを形成した後、パターニングしてフィ
ールド酸化膜２２上に下部電極１３を形成し、酸化膜上
にゲート電極２４を形成した。次いで、ゲート電極２４
をマスクとして前記酸化膜を選択的に除去し、ゲート絶
縁膜２５を形成した。次いで、ゲート基Ｆｉ２４をマス
クとして基板に不純物をイオン注入し、拡散層としての
ソース、ドレイン領域２６．；ｊ７を形成した後、ゲー
ト電極２４の周囲に酸化膜２８を形成した。更に１厚さ
約１０００；Ｌのチタン（Ｔｉ）層２９を形成した後、
このＴｌ１２９上に厚さ５０００＾のアルミニウム（ａ
／）層（図示せず）を′４Ｎ看し、このＡＪ層上のコン
タクトホール形成予定部のみにレジストパターン３ｏを
形成した。しかる後、このレジストパターン３ｏをマス
クとして前記Ａ６層を選択的にエツチング除去し、導体
パターンの一部を構成する第１のＡＪパターン３１・・
・を形成した（第３図（耐図示）。

〔胴〕　次に、露出するＴｉ　Ｒ１Ｊ２９を希ＨＦによ
り選択的にエツチング除去し、前記第１のＡｎ？パター
ン３ノ・・・と導体パターンを構成するＴＩ　パターン
３２．〜３２ｓを形成した。つづいて、プラズマＣＶＤ
法により約１００℃で全面に第１の層間絶縁膜としての
厚さ５０００λの第１の５ｉ０２膜３３を形成した（第
３図（ｂ１図示）。次いで、前記レジストパターン３０
を除去することによって、同時にこのレジストパターン
３０を覆うＳ　ｔ　Ｏ，膜３３を除去した（リフトオフ
）。更に、全面ｔｇ−Ａｌｔ鮨を破着し、パターニング
して前記８１０．膜３３上に前記Ｔｉパターン３２．に
接続するＡ／ｌ’からなる上部電極３４を形成すると同
時に、前ｔ）ｄソース、ドレイン領域２６．２７にＴｉ
パターン３２７、第１のＡｄパターン３１及びＴｉパタ
ーン３２３、第１のＡＡｌパターン３１夫々を介して接
続する第２０Ａｅパターン３５．３５を形成した。

なお、Ｔｉパターン３２２、第１のＡ６パターン３１及
び第２のＡＩ！パターン３５よりソース領域２６とのコ
ンタクト電極３６が構成され、Ｔｉパターン３２３、第
１のＡＡｌパターン３１び第２のＡ！パターン３５より
ドレイン領域１７とのコンタクト電極３７が構成される
（第３図（ｅ）図示）。しかる後、前述した方法で前記
上部電極３４上にＴｉパターン３Ｂ、ｋｌパターン３９
を形成し、更に第２の層間絶縁膜としての第２の８１０
．膜４０を形成し、ひきつづきこの第２のＳｉｎ、膜４
０上にＡＡｌパターン３９Ｔｉパターン３８を介して上
部電極３４に接続するＡＡからなる取出し配線４１を形
成して半導体装置を製造した（第３図（ｄ）図示）。　
−しかして、本発明によれば、予め下部電極２３、及び
ソース、ドレイン領域２６．２７のコンタクト部にＴｉ
パターン３２．〜３２３、第１のＡＪパターン３ノ川を
形成した後、第１のＡＪパターン３ｏ・・・上にレジス
トパターン３０を形成し、更に全面に第１のＳｔＯ，膜
３３を形成し九後、リフトオフにより第１のＡｄパター
ン３０・・・上のレジストパターン３ｏ及び該パターン
３０を覆う第１の８１０．膜３３を同時に除去できる。

従って、第３図（ｂ）に示す如く、残存する第１のＳ　
ｔ　Ｏ，膜３３の表面と第１のＡＡｌパターン３１・・
の表面を同、−レベルにし、コンタクト部を平坦にでき
る。その結果、第１図の半導体装置の如きコンタクト部
でのＡＡの薄膜化を防止でき、素子の信頼性を向上でき
る。

また、コンタクト部にＡｅパターン３１・・・を形成す
る際、第２図の半導体装置の如く、フオトレジスＭ用い
ることがないため、ＡＩパターン３１・・・形成後、清
浄な面を保持でき、もってコンタクト部の抵抗を低減で
きる。

更に、ＡＩパターン３ノ・・・を形成時、エツチング除
去されるＡ１層は広い平面上からほぼ自由に流出可能で
あるから、原理的には０．１μ′程度の極端に小さなコ
ンタクト部の形成が可能になる。

なお、上記実施例では、下部電極とのコンタクト部の形
成に際し、その材料としてＡｌ及びＴＩを用いたが、こ
れに限らず、下部電極の材料である多結晶シリコンとエ
ツチング速度が異なる等電体材料なら全て用いることが
できる。

また、上記実施例では、上部電極がＡＡからなる１層構
造の場合について述べたが、第４図に示す如くＡｅパタ
ーン５１とＴＩパターン５２の２層構造のものにも同様
に適用できる。

〔発明の効果〕

一以上詳述した如く、本発明によればコンタクト部での
金属の薄膜化を防止できるとともに、コンタクト部の抵
抗を低減できる高信頼性の半導体装置の製造方法を提供
できるものである。

【図面の簡単な説明】

第１図及び第２図は夫々従来の半導体装置の断面図、第
３図（ａ）〜（ｄｌは本発明の一実施例に係る半導体装
置の製造方法を工程順に示す断面図、第４図は本発明の
他の実施例に係る半導体装置の断面図である。２１・・・８１基板（半導体基板）、２２・・・フィー
ルド酸化膜、２３・・・下部電極、２４・・・ゲート電
極、２５・・・ゲート絶縁膜、２６・・・ソース領域、
２７・・嗜ドレイン領域、２８・＋１彎酸化膜、２９・
・・チタン（Ｔｉ）層、３０・・・レジストパターン、
３１゜３５　、３９　、５　Ｊ−−−Ａ　ｌｌ＜９−ン
、３２．〜３２、・・・Ｔｉパターン（導体）（ターン
）、３３゜４０・・・５ｉ０２膜、３４・・―上部電極
、３６　、３７・・・コンタクト電極、３８．５２・・
・’ｐ　ｉ　％９−　Ｖ、４１・・・取出し配線。出願人代理人　弁理士　鈴江武　彦

Claims

【特許請求の範囲】１１１　半導体基板表面の拡散層あるいは前記基板上に
絶縁膜を介して設けられた下部電極のうち少なくともい
ずれか一方の上に導体パターンを形成する工程と、全面
に層間絶縁膜を形成する工程と、前記導体パターン上の
層間絶縁膜を選択的に除去して導体パターンを露出させ
る工程と、前記層間絶縁膜上に前記導体パターンに接続
する上部電極を形成する工程とを具備することを特徴と
する半導体装置の製造方法。（２）上部電極あるいは下部電極が異種の導電体パター
ンからなる２層構造であることを特徴とする特許請求の
範囲型１項記載の半導体装置の製造方法。