JPS5896324A - マイクロプロセツサｃｐｕのリセツト方式 - Google Patents
マイクロプロセツサｃｐｕのリセツト方式Info
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- JPS5896324A JPS5896324A JP56192978A JP19297881A JPS5896324A JP S5896324 A JPS5896324 A JP S5896324A JP 56192978 A JP56192978 A JP 56192978A JP 19297881 A JP19297881 A JP 19297881A JP S5896324 A JPS5896324 A JP S5896324A
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- cpu
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/24—Resetting means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Direct Current Feeding And Distribution (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロプロセッサを使用する端末装置におい
て電源投入時におけるＣＰＵのリセットの確実化に関す
るものである。
て電源投入時におけるＣＰＵのリセットの確実化に関す
るものである。
近年、マイクロプロセッサの技術進歩は著しく、これを
データ通信や電話の端末装置に用いて１機能の高度化や
操作の利便化を図る試みが増大しつつある。
データ通信や電話の端末装置に用いて１機能の高度化や
操作の利便化を図る試みが増大しつつある。
これら端末装置は一般にセンタのコンピュータ或は電話
交換局より離れた場所で、しかも特別に訓練されない一
般のユーザが操作することが多い。従って、端末装置の
電源の投入及び切断、特に投入時にスイッチのオン・オ
フが素早＜繰返されるような操作も実際問題として存在
する。
交換局より離れた場所で、しかも特別に訓練されない一
般のユーザが操作することが多い。従って、端末装置の
電源の投入及び切断、特に投入時にスイッチのオン・オ
フが素早＜繰返されるような操作も実際問題として存在
する。
このような不正規操作に対して、マイクロプロセッサの
中のＣＰＵにおいては、その電源端子電圧が充分に所要
の電圧に達しないうちにリセット端子の電圧が上昇して
正しい初期設定状態とならないままに動作状態に入り、
以後のＣＰＵの動作が乱れてあたかも罹障状態と同様の
状態となる恐れがある。このような状態の発生に対して
、ユーザが電源スィッチＳＷを一旦切断した後に再投入
することによってＣＰＵを正常な動作状態にすることは
可能であるが、電源スィッチＳＷの接点にチャックリン
グが存在する恐れもあり、電源の投入時におけるＣＰＵ
のリセットの確実化が望まれる。
中のＣＰＵにおいては、その電源端子電圧が充分に所要
の電圧に達しないうちにリセット端子の電圧が上昇して
正しい初期設定状態とならないままに動作状態に入り、
以後のＣＰＵの動作が乱れてあたかも罹障状態と同様の
状態となる恐れがある。このような状態の発生に対して
、ユーザが電源スィッチＳＷを一旦切断した後に再投入
することによってＣＰＵを正常な動作状態にすることは
可能であるが、電源スィッチＳＷの接点にチャックリン
グが存在する恐れもあり、電源の投入時におけるＣＰＵ
のリセットの確実化が望まれる。
以下図面により詳細に説明する。
第１図は従来から公知のＣＰＵのリセット方法を示す図
である。図において、１はＣＰＵ、２は充放電回路、３
は電源整流回路、ＳＷは電源スィッチである。ＳＷを投
入すると商用交流（一般にＡ、Ｃ，１００Ｖ）が電源整
流回路３によって変圧整流されて直流電圧Ｅ１．（例え
ばｓＶ）の直流に変換され、充放電回路に加えられる。
である。図において、１はＣＰＵ、２は充放電回路、３
は電源整流回路、ＳＷは電源スィッチである。ＳＷを投
入すると商用交流（一般にＡ、Ｃ，１００Ｖ）が電源整
流回路３によって変圧整流されて直流電圧Ｅ１．（例え
ばｓＶ）の直流に変換され、充放電回路に加えられる。
充放電回路２においては、抵抗Ｒを通じてコンデンサＣ
に充電が行なわれ、コンデンサＣの端子電圧即ちＲＲ８
１１端子の電圧がＲとＣで定まる時定数に従って上昇す
るが、その上昇は緩かである。
に充電が行なわれ、コンデンサＣの端子電圧即ちＲＲ８
１１端子の電圧がＲとＣで定まる時定数に従って上昇す
るが、その上昇は緩かである。
ＣＰＵ自体は、その電源端子ＶＣＯに印加される電圧Ｅ
１が動作保証電圧Ｈレベルに達し、かつリセット端子電
圧Ｖ＝がＬレベル以下に維持されているときに初期状態
にリセットが行なわれ、 Ｖ ＲＥＳＥＴがＨレベル電
圧ＶＨに達して後、ＣＰＵは正常な動作可能状態となる
。また、スイツチＳＷを切断すると、ダイオ−）’Ｄを
ｉじて、コンデンサＣの電荷が短時間に放電し、Ｖｃｃ
およびＶ ＲＥＳＢＴがＯＶに降下して、ＣＰＵは非動
作状態となる。
１が動作保証電圧Ｈレベルに達し、かつリセット端子電
圧Ｖ＝がＬレベル以下に維持されているときに初期状態
にリセットが行なわれ、 Ｖ ＲＥＳＥＴがＨレベル電
圧ＶＨに達して後、ＣＰＵは正常な動作可能状態となる
。また、スイツチＳＷを切断すると、ダイオ−）’Ｄを
ｉじて、コンデンサＣの電荷が短時間に放電し、Ｖｃｃ
およびＶ ＲＥＳＢＴがＯＶに降下して、ＣＰＵは非動
作状態となる。
しかし１第１図の回路においてはＳＷのオン・オフが素
早く繰返されたり、ＳＷにチャツタリングがあると、Ｃ
ＰＵのリセットが完全に行なわれない恐れがある。これ
を第２図によって説明する。
早く繰返されたり、ＳＷにチャツタリングがあると、Ｃ
ＰＵのリセットが完全に行なわれない恐れがある。これ
を第２図によって説明する。
第２図において、横軸は時間、縦軸は電圧を示す。ＶＱ
ＯはＣＰＵの電源電圧、 ＶａｇｓｇｔはＣＰＵのリセ
ット端子電圧、ＶＩＬはＣＰＵの入力Ｌレベル電圧、
ＶｌｌはＣＰＵの動作保証電圧、Ｔｌｌま電源スィッチ
を最初に投入した□時点、Ｔ、は電源を切断した時点。
ＯはＣＰＵの電源電圧、 ＶａｇｓｇｔはＣＰＵのリセ
ット端子電圧、ＶＩＬはＣＰＵの入力Ｌレベル電圧、
ＶｌｌはＣＰＵの動作保証電圧、Ｔｌｌま電源スィッチ
を最初に投入した□時点、Ｔ、は電源を切断した時点。
Ｔ、は再び電源を投入した時点を示す。電源スィッチＳ
Ｗの投入により Ｖ ００ ＝ ■ｕとなる時刻Ｔ、に
おいては末だＶ Ｒｇｓｇｒ（Ｖｏ。
Ｗの投入により Ｖ ００ ＝ ■ｕとなる時刻Ｔ、に
おいては末だＶ Ｒｇｓｇｒ（Ｖｏ。
であるのでＣＰＵは初期状態にリセットされ時点Ｔ、に
はＶ冒ｉもＶｌｌに達してＣＰＵは正常の動作状態とな
る。しかし、時点Ｔ４でＳＷを切断して時点Ｔ、で即座
にＳＷを投入すると、 Ｖｃｅ＝Ｖ＋＋となる時点Ｔ６
ではＶＲＥ８１〒（Ｖｎ、 となり切らないのでリセ
ットがかからなくなる。
はＶ冒ｉもＶｌｌに達してＣＰＵは正常の動作状態とな
る。しかし、時点Ｔ４でＳＷを切断して時点Ｔ、で即座
にＳＷを投入すると、 Ｖｃｅ＝Ｖ＋＋となる時点Ｔ６
ではＶＲＥ８１〒（Ｖｎ、 となり切らないのでリセ
ットがかからなくなる。
これはＳＷ切断後即座にＳＷを閉じたことにより第１図
の２のコンデンサＣの電荷がダ芽オードＤにより放電し
きる前に再度充電が始まることによりＶｃｃ）Ｖｎとな
る時点Ｔ６においてＶＲＥＳＥＴ （Ｖｏ Ｌの状態が
生じないことに起因する。
の２のコンデンサＣの電荷がダ芽オードＤにより放電し
きる前に再度充電が始まることによりＶｃｃ）Ｖｎとな
る時点Ｔ６においてＶＲＥＳＥＴ （Ｖｏ Ｌの状態が
生じないことに起因する。
第３図は本発明によるマイクロプロセッサＣＰＵのリセ
ット方式の実施回路構成例を示すもので、１はＣＰＵ、
２は電圧監視制御回路、３は電源整流回路、ＳＷは電源
スィッチである。
ット方式の実施回路構成例を示すもので、１はＣＰＵ、
２は電圧監視制御回路、３は電源整流回路、ＳＷは電源
スィッチである。
監視制御回路２は図示のような回路で構成され、電源整
流回路３から電圧Ｅ、 （＋ｓＶ）と電圧Ｅｔ （＋１
２Ｖ ）が電源ＳＷの投入時に同時に印加される。
流回路３から電圧Ｅ、 （＋ｓＶ）と電圧Ｅｔ （＋１
２Ｖ ）が電源ＳＷの投入時に同時に印加される。
ＣＰＵにかかる電源電圧ＶＯ（＋は電源整流回路３０川
力Ｅ１の上昇に従って電圧上昇して充分な動作保証電圧
となる。しかし。
力Ｅ１の上昇に従って電圧上昇して充分な動作保証電圧
となる。しかし。
Ｅｌが抵抗Ｒ１および抵抗Ｒ６を通じてトランジスタＴ
ｒ、のベースにかかるためＴｒ、には電流が流れないか
らπ石端子はＣＰＵの入力レベル電圧ＶＩＬに達せず、
従ってＣＰＵでは正常なリセットが行なわれる。
ｒ、のベースにかかるためＴｒ、には電流が流れないか
らπ石端子はＣＰＵの入力レベル電圧ＶＩＬに達せず、
従ってＣＰＵでは正常なリセットが行なわれる。
一方、電源整流回路３のもう１つの出力電圧Ｅ、がツー
ナダイオードＺＤのツェナー電圧（たとえば７Ｖ）を超
えたとき、始めてトランジスタＴｒ、のベースにかかる
電圧がＯｖから上昇し始めるが、コンデンサＣと抵抗Ｒ
，及びＲ６との時定数に従ってその電圧上昇は緩かであ
る。
ナダイオードＺＤのツェナー電圧（たとえば７Ｖ）を超
えたとき、始めてトランジスタＴｒ、のベースにかかる
電圧がＯｖから上昇し始めるが、コンデンサＣと抵抗Ｒ
，及びＲ６との時定数に従ってその電圧上昇は緩かであ
る。
トランジスタＴｒ、には徐々に電流が流れ始めてｌ Ｔ
ｒ、のコレクタ電圧が降下し、これによりＴｒ、のベー
ス電圧が降下してＴｒ。
ｒ、のコレクタ電圧が降下し、これによりＴｒ、のベー
ス電圧が降下してＴｒ。
に電流が流れ、ＣＰＵのａＥ８ＢＴ端子の電圧がＨＩ／
′ニルの電圧Ｖｌ＋に達し、ＣＰＵは正常な動作可能の
状態となる。
′ニルの電圧Ｖｌ＋に達し、ＣＰＵは正常な動作可能の
状態となる。
第４図は、上述の電源投入後におｌｊるＶＣＯおよびリ
セット端子電圧’Ｊ ａｇｓｇｒの電圧上昇の経過、並
びにこれから説明する電源ＳＷの切断および再投入に対
するＶａｃおよびＶｎｉの変化を示す図である。時点Ｔ
１にてＳＷを投入すると９図示のようにＶｃｃは電源整
流回路３のもつ時定数に従って電圧上昇し１時点Ｔ、で
Ｖｌｌを超えてＥ、に等しくなる。
セット端子電圧’Ｊ ａｇｓｇｒの電圧上昇の経過、並
びにこれから説明する電源ＳＷの切断および再投入に対
するＶａｃおよびＶｎｉの変化を示す図である。時点Ｔ
１にてＳＷを投入すると９図示のようにＶｃｃは電源整
流回路３のもつ時定数に従って電圧上昇し１時点Ｔ、で
Ｖｌｌを超えてＥ、に等しくなる。
一方、 Ｖ ａｃｓｇｔは前述第３図の説明において述
べたように暫ら＜ＶＩＬ以下を保ち、この間にはＣＰＵ
のリセットが行なわれる。時点Ｔ、になってＶＲＥＩＩ
ＢＴは急上昇してＶｏを若干上廻り。
べたように暫ら＜ＶＩＬ以下を保ち、この間にはＣＰＵ
のリセットが行なわれる。時点Ｔ、になってＶＲＥＩＩ
ＢＴは急上昇してＶｏを若干上廻り。
ＣＰＵは正常の動作状態となる。いまユーザーが誤って
或は電源投入の確実化のつもりでＳＷの切断直後に再投
入するような場合を考える。時点Ｔ４でＳＷが切断され
ると、 Ｖｃｏは図示のように降下するが１時点Ｔ５に
おいてＳＷの再投入が行なわれると。
或は電源投入の確実化のつもりでＳＷの切断直後に再投
入するような場合を考える。時点Ｔ４でＳＷが切断され
ると、 Ｖｃｏは図示のように降下するが１時点Ｔ５に
おいてＳＷの再投入が行なわれると。
ＶＣＯは再び電圧上昇してＶｏを超えてＥ、に達する。
しかし。
Ｖｎ面は図示の一点鎖線のように時点ＴＩから急激に降
下してＶＩＬ以下の電圧となる。その理由は、コンデン
サＣの電荷の放電が短時間に行なわれないためＴｒ、の
コレクタ電圧が急速には下らず、従ってトランジスタＴ
ｒ、のエミクタ電流が急激に遮断されることになる。
下してＶＩＬ以下の電圧となる。その理由は、コンデン
サＣの電荷の放電が短時間に行なわれないためＴｒ、の
コレクタ電圧が急速には下らず、従ってトランジスタＴ
ｒ、のエミクタ電流が急激に遮断されることになる。
この間にＶ ＲＥ８ＥＴは一旦ＶＩＬ以下となってＣＰ
Ｕををリセット状態として後１時点Ｔ６において時点Ｔ
、のときと同様の理由によりｖｌＬ以下の電圧から急上
昇してＶｏを超え、ＣＰＵは正常の動作可能状態となる
。
Ｕををリセット状態として後１時点Ｔ６において時点Ｔ
、のときと同様の理由によりｖｌＬ以下の電圧から急上
昇してＶｏを超え、ＣＰＵは正常の動作可能状態となる
。
以上説明したように１本発明によれば、ユーザが電源ス
ィッチを投入する場合にその操作のしかたによって電源
スィッチの接点にチャツタリングが生じても、また投入
と切断を繰返すような投入操作に対しても、リセットの
確実化がはかられる長所を有するもので、データ通信や
電話の端末装置等広範囲に応用が可能であり、その効果
はきわめて大なるものである。
ィッチを投入する場合にその操作のしかたによって電源
スィッチの接点にチャツタリングが生じても、また投入
と切断を繰返すような投入操作に対しても、リセットの
確実化がはかられる長所を有するもので、データ通信や
電話の端末装置等広範囲に応用が可能であり、その効果
はきわめて大なるものである。
第１図はマイクロプロセッサのＣＰＵをリセットする公
知の回路構成例で１はＣＰＵ、２は充放電回路、３は電
源整流回路。 ＳＷは電源スィッチ、第２図は第１図の回路構成例にお
けるＳＷの投入、切断及び再投入を短時間内に行なった
場合におけるＣＰＵの電源端子電圧およびリセット端子
電圧の推移を示す図である。 第３図は本発明によるマイクロプロセッサＣＰＵのリセ
ット方式の一実施例を示す構成図で、１はＣＰＵ、２は
電圧監視制御回路、３は電源整流回路、ＳＷは電源スィ
ッチ。 第４図は第３図の構成図において電源スィッチＳＷの投
入。 切断および再投入を短時間に行なった場合のＣＰＵの電
源端子電圧およびリセット端子電圧の推移を示す図であ
る。 （１番か２名） 第１図 第３図 第４図
知の回路構成例で１はＣＰＵ、２は充放電回路、３は電
源整流回路。 ＳＷは電源スィッチ、第２図は第１図の回路構成例にお
けるＳＷの投入、切断及び再投入を短時間内に行なった
場合におけるＣＰＵの電源端子電圧およびリセット端子
電圧の推移を示す図である。 第３図は本発明によるマイクロプロセッサＣＰＵのリセ
ット方式の一実施例を示す構成図で、１はＣＰＵ、２は
電圧監視制御回路、３は電源整流回路、ＳＷは電源スィ
ッチ。 第４図は第３図の構成図において電源スィッチＳＷの投
入。 切断および再投入を短時間に行なった場合のＣＰＵの電
源端子電圧およびリセット端子電圧の推移を示す図であ
る。 （１番か２名） 第１図 第３図 第４図
Claims (1)
- マイクロプロセッサを使用する端末装置において、電源
スイツチ投入後、％Ｅ源電電圧マイクロプロセッサのＣ
ＰＵの動作保証電圧に達するまでは該ＣＰＵのリセット
端子に加えるべき電圧をＬレベル以下の電圧に維持し、
該ＣＰＵのリセット動作完了後にＨレベルに達するごと
き監視制御回路を電源とＣＰＵのリセット端子間に設け
ることによって電源スィッチの投入時における確実なリ
セットを行なわせることを特徴とするマイクロプロセッ
サＣＰＵのリセット方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192978A JPS604488B2 (ja) | 1981-12-02 | 1981-12-02 | マイクロプロセツサｃｐｕのリセツト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56192978A JPS604488B2 (ja) | 1981-12-02 | 1981-12-02 | マイクロプロセツサｃｐｕのリセツト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5896324A true JPS5896324A (ja) | 1983-06-08 |
| JPS604488B2 JPS604488B2 (ja) | 1985-02-04 |
Family
ID=16300197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56192978A Expired JPS604488B2 (ja) | 1981-12-02 | 1981-12-02 | マイクロプロセツサｃｐｕのリセツト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS604488B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192023U (ja) * | 1984-05-28 | 1985-12-20 | 株式会社 ノボル電機製作所 | マイクロコンピユ−タのリセツト回路 |
-
1981
- 1981-12-02 JP JP56192978A patent/JPS604488B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60192023U (ja) * | 1984-05-28 | 1985-12-20 | 株式会社 ノボル電機製作所 | マイクロコンピユ−タのリセツト回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS604488B2 (ja) | 1985-02-04 |
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