JPS5898979A - Ｆｅｔ作製方法 - Google Patents
Ｆｅｔ作製方法Info
- Publication number
- JPS5898979A JPS5898979A JP56196807A JP19680781A JPS5898979A JP S5898979 A JPS5898979 A JP S5898979A JP 56196807 A JP56196807 A JP 56196807A JP 19680781 A JP19680781 A JP 19680781A JP S5898979 A JPS5898979 A JP S5898979A
- Authority
- JP
- Japan
- Prior art keywords
- film
- source
- drain
- gate electrode
- polysilicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、化合物半導体から敗る高速・高集積のＦＥＴ
作成プロセスに関するものであり、ポリシリコンおよび
その選択酸化を使って、ゲート電極とソース／ドレイン
領域とをセルファラインさせるものである。
作成プロセスに関するものであり、ポリシリコンおよび
その選択酸化を使って、ゲート電極とソース／ドレイン
領域とをセルファラインさせるものである。
ＦＥＴは、第１図に断面図を示すように、半導体基板１
に不純物イオンを注入して、低抵抗領域でめるソース２
とドレイン３、およびその間の導電領域であるチャネル
４とを形成し、かつ、ゲート電極５に印加した電圧によ
って生じる空乏層厚さ６によってソース電極７とドレイ
ン電極８間に流れる電流９を制御することにより、信号
制御を可能とするトランジスタ素子でおる。
に不純物イオンを注入して、低抵抗領域でめるソース２
とドレイン３、およびその間の導電領域であるチャネル
４とを形成し、かつ、ゲート電極５に印加した電圧によ
って生じる空乏層厚さ６によってソース電極７とドレイ
ン電極８間に流れる電流９を制御することにより、信号
制御を可能とするトランジスタ素子でおる。
この素子を高速動作させるためには、チャネル長１０お
よびゲート電極５とソース／ドレイ／との間隔１１．１
１’を狭めなければならない。しかしながら、ゲート電
極５とソース／ドレイン領域２．３とが電気的に接触す
ると動作不良となるため、両者を高精度に位置合わせす
ることが必要となる。
よびゲート電極５とソース／ドレイ／との間隔１１．１
１’を狭めなければならない。しかしながら、ゲート電
極５とソース／ドレイン領域２．３とが電気的に接触す
ると動作不良となるため、両者を高精度に位置合わせす
ることが必要となる。
一方、ＧＪＩＡａを用いたＦ Ｆ、 Ｔでは、従来、ゲ
ート電極をマスクとしてイオン注入し、ソース／ドレイ
ンを形成することにより、ゲート電極とソース／ド°レ
インとをセルファラインさせ１両者の高精度の位置合わ
せが行わｎている。このプロセスでは、第２図（ａ）に
示すように、まず、基板１′にチャネル用イオン打込み
を行い、チャネル領域４′を形成した後、ゲート電極５
′金被着する。
ート電極をマスクとしてイオン注入し、ソース／ドレイ
ンを形成することにより、ゲート電極とソース／ド°レ
インとをセルファラインさせ１両者の高精度の位置合わ
せが行わｎている。このプロセスでは、第２図（ａ）に
示すように、まず、基板１′にチャネル用イオン打込み
を行い、チャネル領域４′を形成した後、ゲート電極５
′金被着する。
しかる後、第２図（ｂ）に示すようにこのゲート電極５
′をマスクとしてソース／ドレイン用のイオン注入１２
を行い、ｇｏｏｒ以上の温度でアニールすることにより
ラース／ドレインｌｊ域２’ 、３’を形成する。した
がって、ゲート電極は５ｏｏｃ以上の高温にさらさ詐る
ため、従来、ＧａＡＳＰＥＴ用のゲート電極として広く
使われて来た、Ｃｒ／Ｔｉ／ＡＬＩ膜ＪＰＴｉ／Ｐｔ／
Ａｕ膜などはＧａＡＳと反応してしまい、このプロセス
には使用できない。
′をマスクとしてソース／ドレイン用のイオン注入１２
を行い、ｇｏｏｒ以上の温度でアニールすることにより
ラース／ドレインｌｊ域２’ 、３’を形成する。した
がって、ゲート電極は５ｏｏｃ以上の高温にさらさ詐る
ため、従来、ＧａＡＳＰＥＴ用のゲート電極として広く
使われて来た、Ｃｒ／Ｔｉ／ＡＬＩ膜ＪＰＴｉ／Ｐｔ／
Ａｕ膜などはＧａＡＳと反応してしまい、このプロセス
には使用できない。
このため、Ｔｉ／Ｗ膜をケート電極材料として用いてい
るが、この場合には、（υ電子ビーム蒸着ヤスバッタ装
置が必要となり、生産性が低く高価となる、（２）ゲー
ト抵抗が高く、素子のノイズが大きくなるなどの欠点か
める。
るが、この場合には、（υ電子ビーム蒸着ヤスバッタ装
置が必要となり、生産性が低く高価となる、（２）ゲー
ト抵抗が高く、素子のノイズが大きくなるなどの欠点か
める。
本発明の目的は、化合物半導体を用いたＦＥＴを作製す
るセルファラインプロセスにおける上記欠点を解消し、
高速かつ低ノイズのＦＥＴ作製方法を提供することにあ
る。
るセルファラインプロセスにおける上記欠点を解消し、
高速かつ低ノイズのＦＥＴ作製方法を提供することにあ
る。
上記目的を達成するための本発明は、ポリシリコン膜と
そｎを選択酸化することによって得たＳｔＯ，膜との化
学反応に対する選択性を利用して、ゲート電極とソース
／ドレインのセルファラインを行なうことにある。すな
わち、基板表面全面にポリシリコンを被着し、ゲート電
極部をｓｔ、Ｎ、或いは、フォトレジスト材で被って、
ソース／ドレイン用のイオン注入を行い、さらに、ソー
ス／ドレインのアニールを行った後、ソース／ドレイン
部のポリシリコンを選択酸化する。しかる後、ゲート部
のＳｉ、Ｎ、 とポリシリコンのみを取去゛す、リフト
法によりゲート電極を形成する。
そｎを選択酸化することによって得たＳｔＯ，膜との化
学反応に対する選択性を利用して、ゲート電極とソース
／ドレインのセルファラインを行なうことにある。すな
わち、基板表面全面にポリシリコンを被着し、ゲート電
極部をｓｔ、Ｎ、或いは、フォトレジスト材で被って、
ソース／ドレイン用のイオン注入を行い、さらに、ソー
ス／ドレインのアニールを行った後、ソース／ドレイン
部のポリシリコンを選択酸化する。しかる後、ゲート部
のＳｉ、Ｎ、 とポリシリコンのみを取去゛す、リフト
法によりゲート電極を形成する。
このようにして、セル７アラインプロセスにおいて、ソ
ース／ドレインのアニール後にゲート電極を形成せしめ
得た。以下実施例を用いて詳述する。
ース／ドレインのアニール後にゲート電極を形成せしめ
得た。以下実施例を用いて詳述する。
（実施例〉
第３図に本発明の一実施例を示す。本実施例においては
、まず、第３図（ａ）に示すように、ＧａＡｓ基板１′
にＳｉイオンの注入を行いチャネル層４′を形成した後
、ｓｔ、Ｎ、膜１３を約５０ｎｍ、ポＩＪ シＩＪ コ
ア膜１４を約＠ Ｑ Ｑ ｎｍ、 ３ｉｄＪ、膜１５
を約１００ ” ”％Ｓ ｉＯ＊Ｍ １６ ｔ ５００
ｎｍ％それぞれ順次被着する。
、まず、第３図（ａ）に示すように、ＧａＡｓ基板１′
にＳｉイオンの注入を行いチャネル層４′を形成した後
、ｓｔ、Ｎ、膜１３を約５０ｎｍ、ポＩＪ シＩＪ コ
ア膜１４を約＠ Ｑ Ｑ ｎｍ、 ３ｉｄＪ、膜１５
を約１００ ” ”％Ｓ ｉＯ＊Ｍ １６ ｔ ５００
ｎｍ％それぞれ順次被着する。
次に、ソース／ドレイン形成用のマスクを使い、フォト
リングラフィ工程により、＠３図（ｂ）に示すように、
Ｓｉ鴨模膜１６よび８ｉ、Ｎ４膜１５のソース／ドレイ
ン部を除去する。そして、この２つの膜１５．１６をマ
スクとして、ポリシリコン膜１４をプラズマ酸化法によ
り選択酸化してから、プラズマエツチングにより、酸化
層１７が５Ｑｎｍ程度になるまでエツチングする。この
酸化工程において、ゲート部のポリシリコンも周辺部１
７’が酸化さｎ ｓ ｓ ｏ、となる。また、ｓｔ、Ｎ
４膜１４は、この酸化プロセスでＧａＡＳ基板１′に酸
化が進むのを防ぐ役割をする。
リングラフィ工程により、＠３図（ｂ）に示すように、
Ｓｉ鴨模膜１６よび８ｉ、Ｎ４膜１５のソース／ドレイ
ン部を除去する。そして、この２つの膜１５．１６をマ
スクとして、ポリシリコン膜１４をプラズマ酸化法によ
り選択酸化してから、プラズマエツチングにより、酸化
層１７が５Ｑｎｍ程度になるまでエツチングする。この
酸化工程において、ゲート部のポリシリコンも周辺部１
７’が酸化さｎ ｓ ｓ ｏ、となる。また、ｓｔ、Ｎ
４膜１４は、この酸化プロセスでＧａＡＳ基板１′に酸
化が進むのを防ぐ役割をする。
このようにソース／ドレイン部のｓＩｏ、膜を薄くした
後、ソース／ドレイン形成用のＳｉイオン注入１２を行
い、さらにアニールを行ってソース／ドレイン領域を形
成する。Ｓｉイオンの加速電圧は１５０ＫｅＶ程度とし
、ＧａＡＳ基板１′への注入深さＦｉ３０００ｍとする
。
後、ソース／ドレイン形成用のＳｉイオン注入１２を行
い、さらにアニールを行ってソース／ドレイン領域を形
成する。Ｓｉイオンの加速電圧は１５０ＫｅＶ程度とし
、ＧａＡＳ基板１′への注入深さＦｉ３０００ｍとする
。
このソース／ドレイン形成後、プラズマエツチングによ
り、ｓｉｏ、膜１７とＳｔ、Ｎ、膜１４の、ソース／ド
レイン電極に相当する部分を除去し、ソース／ドレイン
電極７．８を被着する第３図（Ｃ）。
り、ｓｉｏ、膜１７とＳｔ、Ｎ、膜１４の、ソース／ド
レイン電極に相当する部分を除去し、ソース／ドレイン
電極７．８を被着する第３図（Ｃ）。
この電極は、Ａｕ−Ｇｅ／Ｎ ｉ／Ａｕ（７）三１ｍｍ
造とし、全膜厚は約３００１ｍとする。
造とし、全膜厚は約３００１ｍとする。
この電極被着後、ゲート電極部の被着膜１３゜１４．１
５．１６を除去する。こｎは次の手１１で行う。まず、
基板全面にフォトレジスト膜１８を被着する（第３図（
Ｃ］）。フォトレジスト膜は、凸部よりも凹部の方が厚
く被着するため、第３図（Ｃ）に示すように、ゲート部
上面がソース／ドレイン部よりも薄くなる。こめ状態で
基板全面にイオンエツチングを掛けると、第３図（ｄ）
に示すよう、また、ゲート部のｓｔ、Ｎ４ 膜１３を残
した状態で、ゲート電極１９を被着し、ＭＩＳ（金属−
絶縁膜一半導体）型のＦＥＴを形成することも可能であ
り、また、８ｉ３Ｎ、膜１３のかわりに％ ８ｉＣ膜
や、ＴｉＯ膜めるいはＷ、０．膜等の安定な枦縁膜を用
いても同様の効果が得られた。
５．１６を除去する。こｎは次の手１１で行う。まず、
基板全面にフォトレジスト膜１８を被着する（第３図（
Ｃ］）。フォトレジスト膜は、凸部よりも凹部の方が厚
く被着するため、第３図（Ｃ）に示すように、ゲート部
上面がソース／ドレイン部よりも薄くなる。こめ状態で
基板全面にイオンエツチングを掛けると、第３図（ｄ）
に示すよう、また、ゲート部のｓｔ、Ｎ４ 膜１３を残
した状態で、ゲート電極１９を被着し、ＭＩＳ（金属−
絶縁膜一半導体）型のＦＥＴを形成することも可能であ
り、また、８ｉ３Ｎ、膜１３のかわりに％ ８ｉＣ膜
や、ＴｉＯ膜めるいはＷ、０．膜等の安定な枦縁膜を用
いても同様の効果が得られた。
また、基板としては、ＱａＡ８の他に、Ｉ”ＧａＡＳ、
ＩｎＧａＡＳＰ、 ＧａＡ８Ｐ、 Ｉ”Ｐ 、等の化
合物半導体を使用しても、何んら差違なく適用できた。
ＩｎＧａＡＳＰ、 ＧａＡ８Ｐ、 Ｉ”Ｐ 、等の化
合物半導体を使用しても、何んら差違なく適用できた。
以上説明して来たように、本発明によれば、ゲート電極
とソース／ドレインのセルファラインを行っているにも
かかわらず、ソース／ドレイン部のアニールを行ってか
らゲート電極を被着することが可能であり、ゲート電極
を高温にさらすことがなくなるため、従来のプロセスの
確立した電極材料が用いることができるとともに、基板
との反応が少なく、従って、安定な素子の形成が可能と
なる。
とソース／ドレインのセルファラインを行っているにも
かかわらず、ソース／ドレイン部のアニールを行ってか
らゲート電極を被着することが可能であり、ゲート電極
を高温にさらすことがなくなるため、従来のプロセスの
確立した電極材料が用いることができるとともに、基板
との反応が少なく、従って、安定な素子の形成が可能と
なる。
また、セルファラインには、従来シリコンのＦＥＴ作成
において確立さｎているポリシリコンとその選択酸化に
よって得られるｓｉｏ、膜の化学反応に対する選択性を
用いた方法を基本として使用しているので、歩留りの高
いプロセスを構築できる。
において確立さｎているポリシリコンとその選択酸化に
よって得られるｓｉｏ、膜の化学反応に対する選択性を
用いた方法を基本として使用しているので、歩留りの高
いプロセスを構築できる。
第１図は、ＦＥＴの概念説明図、第２図に、従来のセル
ファラインプロセスを用いたＧａＡＳＦＥＴのプロセス
説明図、第３図は本発明の実施例であるＧａＡＳ ＦＥ
Ｔ作製プロセス説明図である。 １ ・（３ａ Ａｓ基板、２，３．２’ 、３’ −”
：／−ス／ドレイン領域、４．４’・・・チャネル、５
．５’・・・ゲート電極、１０・・・チャネル長、１１
．１１’・・・ゲート電極ソース／ドレイ／＠域との間
隔、１４・・・ポリシリコン膜、１７・・・選択酸化さ
ｎたｓｉｏ、膜、１９．１９’・・・ゲート電極用蒸着
膜およびそのゲート電極以外の部分に被着した膜、２０
・・・１９′をイオンエツチングにより除去するための
フォトレジスト膜。
ファラインプロセスを用いたＧａＡＳＦＥＴのプロセス
説明図、第３図は本発明の実施例であるＧａＡＳ ＦＥ
Ｔ作製プロセス説明図である。 １ ・（３ａ Ａｓ基板、２，３．２’ 、３’ −”
：／−ス／ドレイン領域、４．４’・・・チャネル、５
．５’・・・ゲート電極、１０・・・チャネル長、１１
．１１’・・・ゲート電極ソース／ドレイ／＠域との間
隔、１４・・・ポリシリコン膜、１７・・・選択酸化さ
ｎたｓｉｏ、膜、１９．１９’・・・ゲート電極用蒸着
膜およびそのゲート電極以外の部分に被着した膜、２０
・・・１９′をイオンエツチングにより除去するための
フォトレジスト膜。
Claims (1)
- １、化合物半導体基板表面にポリシリコンを被着するプ
ロセスと、該ポリシリコン被膜上に絶縁膜を形成する工
程と、該絶縁膜のソース／ドレイン電極に対応する領域
を除去する工程と、上記ソース／ドレイン部に対応する
ポリシリコン被膜を選択酸化し、かつ、その酸化膜を所
定の膜厚まで薄くするプロセスと、その酸化膜を通して
ソース／ドレイン形成用のイオン注入を行うプロセスを
経た後、ゲート電極部のポリシリコンを除去して、その
部分にゲート電極用金属膜を被着することにより、ゲー
ト電極とソース／ドレインとのセルファラインを行うこ
とを特徴とするＦＥＴ作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196807A JPS5898979A (ja) | 1981-12-09 | 1981-12-09 | Ｆｅｔ作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56196807A JPS5898979A (ja) | 1981-12-09 | 1981-12-09 | Ｆｅｔ作製方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5898979A true JPS5898979A (ja) | 1983-06-13 |
Family
ID=16363969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56196807A Pending JPS5898979A (ja) | 1981-12-09 | 1981-12-09 | Ｆｅｔ作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5898979A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58135678A (ja) * | 1982-02-08 | 1983-08-12 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
-
1981
- 1981-12-09 JP JP56196807A patent/JPS5898979A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58135678A (ja) * | 1982-02-08 | 1983-08-12 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5950567A (ja) | 電界効果トランジスタの製造方法 | |
| JPS59229876A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH022142A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH02271538A (ja) | 半導体装置の製造方法 | |
| JPH02219253A (ja) | 半導体集積回路装置の製造方法 | |
| JPS5898979A (ja) | Ｆｅｔ作製方法 | |
| US7585733B2 (en) | Method of manufacturing semiconductor device having multiple gate insulation films | |
| JPS627165A (ja) | 半導体装置の製造方法 | |
| JP3597458B2 (ja) | 半導体装置の製造方法 | |
| JPH01251667A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6379377A (ja) | Ｍｉｓ・ｆｅｔの製造方法 | |
| JPS6195571A (ja) | 半導体装置の製造方法 | |
| JPH0391245A (ja) | 薄膜半導体装置とその製造方法 | |
| JPS61229369A (ja) | 半導体装置の製造方法 | |
| JPH0439772B2 (ja) | ||
| JPS6366973A (ja) | 半導体装置の製造方法 | |
| JPH0427128A (ja) | 半導体装置の製造方法 | |
| JPH06236896A (ja) | 半導体装置の製造方法 | |
| JPS5870576A (ja) | 半導体装置 | |
| JPH065622A (ja) | 半導体装置のポリサイドゲート構造の製造方法 | |
| JPS58135678A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6281763A (ja) | 半導体装置の製造方法 | |
| JPS60234373A (ja) | 半導体装置の製造方法 | |
| JPS6216574A (ja) | 電界効果トランジスタの製造方法 | |
| JPH11297714A (ja) | 半導体装置及びその製造方法 |