JPS59100577A - 半導体装置 - Google Patents
半導体装置Info
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- JPS59100577A JPS59100577A JP57210161A JP21016182A JPS59100577A JP S59100577 A JPS59100577 A JP S59100577A JP 57210161 A JP57210161 A JP 57210161A JP 21016182 A JP21016182 A JP 21016182A JP S59100577 A JPS59100577 A JP S59100577A
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- Japan
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- electron
- semiconductor layer
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
- H10D30/47—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having two-dimensional [2D] charge carrier gas channels, e.g. nanoribbon FETs or high electron mobility transistors [HEMT]
- H10D30/471—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT]
- H10D30/472—High electron mobility transistors [HEMT] or high hole mobility transistors [HHMT] having lower bandgap active layer formed on top of wider bandgap layer, e.g. inverted HEMT
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特にチャネル領域の電子移動度が
高く、低抗性接続領域が低抵抗であって、高速な動作が
得られるヘテロ接合型電界効果トランジスタに関する。
高く、低抗性接続領域が低抵抗であって、高速な動作が
得られるヘテロ接合型電界効果トランジスタに関する。
（ｂ） 技術の背景
情報処理装置などの能力及びコストパフォーマンスの一
層の向上を志向して、半導体装置の高速化、低消費電力
化、及び高集積化が推進されており、キャリア移動度が
シリコン（Ｓｉ ）より遥に大きいガリウム・砒素（Ｇ
ａＡｓ）などの化合物半導体を用いる半導体装置が多数
提案されている。
層の向上を志向して、半導体装置の高速化、低消費電力
化、及び高集積化が推進されており、キャリア移動度が
シリコン（Ｓｉ ）より遥に大きいガリウム・砒素（Ｇ
ａＡｓ）などの化合物半導体を用いる半導体装置が多数
提案されている。
従来の構造の８１もしくはＱａＡｓ等の半導体装置にお
いては、キャリアは不純物イオンが存在している空間を
移動する。この移動に際してキャリアは格子振動および
不純物イオンによって散乱を受けるが、格子振動による
散乱の確率を小さくするために温度を低下させると、不
純物イオンによる散乱の確率が大きくなって、キャリア
の移動度がこれによって制限される。
いては、キャリアは不純物イオンが存在している空間を
移動する。この移動に際してキャリアは格子振動および
不純物イオンによって散乱を受けるが、格子振動による
散乱の確率を小さくするために温度を低下させると、不
純物イオンによる散乱の確率が大きくなって、キャリア
の移動度がこれによって制限される。
この不純物散乱効果を排除するために、不純物が添加さ
れる領域とキャリアが移動する領域とをヘテロ接合界面
によって空間的に分離して、特に低温忙おけるキャリア
の移動度を増大せしめた半導体装置にヘテロ接合型電界
効果トランジスタ低下へテロ接合形ＰＥＴと略称する）
がある。
れる領域とキャリアが移動する領域とをヘテロ接合界面
によって空間的に分離して、特に低温忙おけるキャリア
の移動度を増大せしめた半導体装置にヘテロ接合型電界
効果トランジスタ低下へテロ接合形ＰＥＴと略称する）
がある。
ヘテロ接合ＷＰＥＴにおいては、ノンドープの半導体層
と、これよＦ）電子親和力が小で不純物を含む電子供給
層との間にヘテロ接合界面が形成され、ノンドープの半
導体層のへテロ接合界面近傍に形成される電子蓄積層（
２次元電子ガス）がソース電極とドレイン電極との間の
伝導路に含まれて、電子蓄積層の電子面濃度をゲート電
極に１Ｐ加される電圧によって制御することによって、
前記伝導路のインピーダンス制御が行なわれる。
と、これよＦ）電子親和力が小で不純物を含む電子供給
層との間にヘテロ接合界面が形成され、ノンドープの半
導体層のへテロ接合界面近傍に形成される電子蓄積層（
２次元電子ガス）がソース電極とドレイン電極との間の
伝導路に含まれて、電子蓄積層の電子面濃度をゲート電
極に１Ｐ加される電圧によって制御することによって、
前記伝導路のインピーダンス制御が行なわれる。
ｆｃ） 従来技術と問題点
このような選択的ドーピングが適用されたヘテ１」口接
合型ＦＥＴは構造的１第１図（ａ）の断面図に例示され
る如く、電子蓄積層が形成されるノンドーグの半導体層
が基板側に設けられてその上に電子供給層が形成されて
いる構造（以下通常型と略称する）と、第１図（ｂ）の
断面図に例示される如（、電子供給層が基板側に設けら
れ、その上に設けられたノンドーグの半導体層にヘテロ
接合を介して電子蓄積層が形成される構造（以下反転型
と略称する）とに大別される。
合型ＦＥＴは構造的１第１図（ａ）の断面図に例示され
る如く、電子蓄積層が形成されるノンドーグの半導体層
が基板側に設けられてその上に電子供給層が形成されて
いる構造（以下通常型と略称する）と、第１図（ｂ）の
断面図に例示される如（、電子供給層が基板側に設けら
れ、その上に設けられたノンドーグの半導体層にヘテロ
接合を介して電子蓄積層が形成される構造（以下反転型
と略称する）とに大別される。
第１図（ａ）及び（ｂ）において、１は半絶縁性Ｑ ａ
Ａ ｓ基板、２は半絶縁性ＧａＡｓバッファ層、３は
ｎ型のアルミニウム・ガリウム・砒素（ＡＩＧａＡｓ）
電子供給層、４はノンドープのＧ ａ Ａ ｓ、層であ
り、ノンドーグＧａＡｓｄ４のｎ ｍＡ Ｉ Ｇ ａ
Ａ ｓ電子供給層３とのへテロ接合界面近傍に電子蓄積
層（２次元電子ガス）５が形成される。更に６はゲート
電極、７はソース電極及びドレイン電極、８はソース又
はドレイン電極７と電子蓄積層５とを接続する低抵抗の
接続領域である。
Ａ ｓ基板、２は半絶縁性ＧａＡｓバッファ層、３は
ｎ型のアルミニウム・ガリウム・砒素（ＡＩＧａＡｓ）
電子供給層、４はノンドープのＧ ａ Ａ ｓ、層であ
り、ノンドーグＧａＡｓｄ４のｎ ｍＡ Ｉ Ｇ ａ
Ａ ｓ電子供給層３とのへテロ接合界面近傍に電子蓄積
層（２次元電子ガス）５が形成される。更に６はゲート
電極、７はソース電極及びドレイン電極、８はソース又
はドレイン電極７と電子蓄積層５とを接続する低抵抗の
接続領域である。
前記２種の構造を比較するに１第１図（ｂ）に例示した
反転型においては、電子蓄積層５のソース・ドレイン電
極７側はＧ ａ Ａ ｓ層４であって、第１図（ａ）に
例示した通常型の場合のＡ Ｉ Ｇ ａ Ａ ｓ層３よ
り接触抵抗の低減に有利である。
反転型においては、電子蓄積層５のソース・ドレイン電
極７側はＧ ａ Ａ ｓ層４であって、第１図（ａ）に
例示した通常型の場合のＡ Ｉ Ｇ ａ Ａ ｓ層３よ
り接触抵抗の低減に有利である。
しかしながら、前記通常型構造のへテロ接合型ＰＥＴに
おいてはその電子蓄積層（２次元電子ガス）の電子移動
度が１ｘｌＯＣｃｒｌ／Ｖ・ｓｅｃ〕程度のものが容易
に得られるのに対して、従来知らテ れている前記反転型構造のへＩ口接合型ＦＥＴにおいて
はその電子蓄積層の電子移動度はＩ Ｘ １０’（ｃＭ
Ｖ−ｓｅｃ３’ｇ度に止まり、高電子移動度のチャネル
領域を特徴とするヘテロ接合型ＰＥＴとしてはその特性
が遥に劣るという重大な欠陥かある。゛ （ｄ） 発明の目的 接合を介して電子蓄積層が形成される構成を有するヘテ
ロ接合型ＦＥＴに関して、電子蓄積層の電子移動度につ
いての前記欠陥を除去し、低接触抵抗の特徴か生かされ
て優れた特性を有するヘテロ接合型Ｆ ＥＴを提供する
ことを目的とする。
おいてはその電子蓄積層（２次元電子ガス）の電子移動
度が１ｘｌＯＣｃｒｌ／Ｖ・ｓｅｃ〕程度のものが容易
に得られるのに対して、従来知らテ れている前記反転型構造のへＩ口接合型ＦＥＴにおいて
はその電子蓄積層の電子移動度はＩ Ｘ １０’（ｃＭ
Ｖ−ｓｅｃ３’ｇ度に止まり、高電子移動度のチャネル
領域を特徴とするヘテロ接合型ＰＥＴとしてはその特性
が遥に劣るという重大な欠陥かある。゛ （ｄ） 発明の目的 接合を介して電子蓄積層が形成される構成を有するヘテ
ロ接合型ＦＥＴに関して、電子蓄積層の電子移動度につ
いての前記欠陥を除去し、低接触抵抗の特徴か生かされ
て優れた特性を有するヘテロ接合型Ｆ ＥＴを提供する
ことを目的とする。
（ｅ）発明の構成
本発明の前記目的は、絶縁性あるいは半絶縁性の基板と
、該基板上に形成されたドナー不純物を含む第１の半導
体層と、該第１の半導体層上に該第１の半導体層に接し
て形成された該第１０半導体層より電子親和力が大であ
る第２の半導体層とを備え、該第１の半導体層と該第２
の半導体層とを によって形成されるヘテロ接合〃介して、該第１の半導
体層から該第２の半導体層に遷移する電子によって電子
蓄積層が形成される構成を有して、前記第１の半導体層
は前記へテロ接合に接する領域が不純物が導入されない
領域とされてなる半導体装置によって達成される。
、該基板上に形成されたドナー不純物を含む第１の半導
体層と、該第１の半導体層上に該第１の半導体層に接し
て形成された該第１０半導体層より電子親和力が大であ
る第２の半導体層とを備え、該第１の半導体層と該第２
の半導体層とを によって形成されるヘテロ接合〃介して、該第１の半導
体層から該第２の半導体層に遷移する電子によって電子
蓄積層が形成される構成を有して、前記第１の半導体層
は前記へテロ接合に接する領域が不純物が導入されない
領域とされてなる半導体装置によって達成される。
本発明の対象とする反転型構造を有するヘテロ接合ｆｉ
Ｆ、ＥＴにおいては、通常型のへテロ接合形ＦＥＴに比
較して先に述べた如く電子蓄積層の電子移動度が大幅に
低下している理由は従来知られていなかった。
Ｆ、ＥＴにおいては、通常型のへテロ接合形ＦＥＴに比
較して先に述べた如く電子蓄積層の電子移動度が大幅に
低下している理由は従来知られていなかった。
本発明者等はこの電子移動度の低下が、第１図（ｂ）に
示した従来例において、ｎ型ＡｌＧａＡｓ電子供給層３
中のドナー不純物例えばシリコン（Ｓｉ）イオンが電子
蓄積層５にまで拡散して来ていることに起因することを
見出した。
示した従来例において、ｎ型ＡｌＧａＡｓ電子供給層３
中のドナー不純物例えばシリコン（Ｓｉ）イオンが電子
蓄積層５にまで拡散して来ていることに起因することを
見出した。
この事実を確認するデータの一例を第２図に示す。
用いた試料は反転型のへテロ接合上に、これとノンドー
プのＱ ａ Ａ ｓ層を共有して通常型のへテロ接合を
設けた超格子構造を備えて、共有するノンドープＧ ａ
Ａ ｓ層の厚さＬをＩＱ［ｎｍ〕乃至１００） ［ｎｍ〕の範囲に変化させている。また外電子供給層は
Ａ Ｉｏ、３ Ｇ ａｏ、ｙ Ａ ｓによって形成され
、ノンドープＧ ａ Ａ ｓ層とのへテロ接合界面より
６ ［ｎｍ 〕のノンドープスペーサ領域を介してＳｉ
が濃度１限定しており、別に比較試料として同一の超格
子構造をもち、反転型のＳｉドープを行なわない試料を
準備している。
プのＱ ａ Ａ ｓ層を共有して通常型のへテロ接合を
設けた超格子構造を備えて、共有するノンドープＧ ａ
Ａ ｓ層の厚さＬをＩＱ［ｎｍ〕乃至１００） ［ｎｍ〕の範囲に変化させている。また外電子供給層は
Ａ Ｉｏ、３ Ｇ ａｏ、ｙ Ａ ｓによって形成され
、ノンドープＧ ａ Ａ ｓ層とのへテロ接合界面より
６ ［ｎｍ 〕のノンドープスペーサ領域を介してＳｉ
が濃度１限定しており、別に比較試料として同一の超格
子構造をもち、反転型のＳｉドープを行なわない試料を
準備している。
第２図は横軸にノンドープＧ ａ Ａ ｓ層の厚さり。
縦軸にホール効果を利用して測定された電子移動度を示
す。実線で示した曲線Ａは本試料の電子移動度（反転形
の２次元電子ガスと通常型の２次元電子ガス）、破線で
示した直線Ｂは比較試料の電子移動度（通常型の２次元
電子ガス）を示している。
す。実線で示した曲線Ａは本試料の電子移動度（反転形
の２次元電子ガスと通常型の２次元電子ガス）、破線で
示した直線Ｂは比較試料の電子移動度（通常型の２次元
電子ガス）を示している。
反転型の電子供給層を設けない比較試料の電子移動度が
直線Ｂに示す如く一定であるのに対して、反転型の電子
供給層を設けた場合には曲線Ａより電子移動度が大きく
低下することが知られる。更にこの電子移動度の低下は
反転型の電子供給層のドナー不純物であるＳｔがノンド
ープＱ ａ Ａ ｓ層に拡散して来ていることに起因す
ると判断される。
直線Ｂに示す如く一定であるのに対して、反転型の電子
供給層を設けた場合には曲線Ａより電子移動度が大きく
低下することが知られる。更にこの電子移動度の低下は
反転型の電子供給層のドナー不純物であるＳｔがノンド
ープＱ ａ Ａ ｓ層に拡散して来ていることに起因す
ると判断される。
このような結果等より、反転型へテロ接合型ＦＥＴにつ
いては、２次元電子ガスによって電子蓄積層が形成され
るヘテロ接合界面と電子供給層の不純物導入領域との間
に通常型以上の厚さを有するノンドープ領域を設けるこ
とが必要である。
いては、２次元電子ガスによって電子蓄積層が形成され
るヘテロ接合界面と電子供給層の不純物導入領域との間
に通常型以上の厚さを有するノンドープ領域を設けるこ
とが必要である。
このノンドープ領域は、第２図のデータなどからその厚
さを３Ｑ（ｎｍ）程度以上とするときにその効果が明ら
かとなる。
さを３Ｑ（ｎｍ）程度以上とするときにその効果が明ら
かとなる。
（ｆ） 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第３図（ａ）乃至は）は本発明の実施例を、その主要製
造工程において示す断面図、第４図（ａ）及び（ｂ）は
本実施例の半導体基体について、それぞれ組成比及び導
入された不純物濃度の分布を示す図であり、第３図（ａ
）と同一符号により対応する位置を示す。
造工程において示す断面図、第４図（ａ）及び（ｂ）は
本実施例の半導体基体について、それぞれ組成比及び導
入された不純物濃度の分布を示す図であり、第３図（ａ
）と同一符号により対応する位置を示す。
第３図（久）、第４図（ａ）及び（ｂ）参照。
半絶縁性ＧａＡｓ基板１１上に、ノンドープのＱ ａ
Ａ ｓパフ７７層１２、ノンドープ領域１３ａ。
Ａ ｓパフ７７層１２、ノンドープ領域１３ａ。
ｎ型領域１３ｂ及びノンドープ領域１３ＣよりなるＡ
Ｉ Ｇ ａ Ａ ｓ電子供給層１３、ノンドープ領域ｒ
４ａ及びｎ型領域１４ｂよりなるＱ ａ Ａ ｓ層１４
を順次エピタキシャル成長させる。エピタキシャル成長
方法は任意に選択されるが、本実施例においては分子線
エピタキシャル成長方法（ＭＢＢ法）を用いている。
Ｉ Ｇ ａ Ａ ｓ電子供給層１３、ノンドープ領域ｒ
４ａ及びｎ型領域１４ｂよりなるＱ ａ Ａ ｓ層１４
を順次エピタキシャル成長させる。エピタキシャル成長
方法は任意に選択されるが、本実施例においては分子線
エピタキシャル成長方法（ＭＢＢ法）を用いている。
まずＧａＡｓバッファ層１２はノンドープとし、その厚
さは０．５〔μｍ〕以上とする。
さは０．５〔μｍ〕以上とする。
ＡｌｘＧａ −ｘＡｓ電子供給層１３は、本実施例に
おいてはＡＩの組成比Ｘ＝０．３とし、先に述べた如（
１３ａ、ｂ及びＣの３領域からなりその全体の厚さは０
．１（１１ｍ）以上とする。これら３層のうち、ＧａＡ
ｓ層１４とへテロ接合を構成するノンドープ領域１３Ｃ
は本発明の特徴とする領域であって、その厚さは３０
（ｎｍ ）乃至５．９ ［ｎｍ ］ とされる。これに
接する領域１３ｂはドナー不純物Ｓｉをドープ量１×１
０１８〔ｃＷｖ３３程度含有する厚さ例えば２０〔ｎｍ
〕程度の電子供給領域である。残るノンドープ領域１３
ａはＧ ａ Ａ ｓバッファ層１２との間のバッファ領
域である。
おいてはＡＩの組成比Ｘ＝０．３とし、先に述べた如（
１３ａ、ｂ及びＣの３領域からなりその全体の厚さは０
．１（１１ｍ）以上とする。これら３層のうち、ＧａＡ
ｓ層１４とへテロ接合を構成するノンドープ領域１３Ｃ
は本発明の特徴とする領域であって、その厚さは３０
（ｎｍ ）乃至５．９ ［ｎｍ ］ とされる。これに
接する領域１３ｂはドナー不純物Ｓｉをドープ量１×１
０１８〔ｃＷｖ３３程度含有する厚さ例えば２０〔ｎｍ
〕程度の電子供給領域である。残るノンドープ領域１３
ａはＧ ａ Ａ ｓバッファ層１２との間のバッファ領
域である。
ＧａＡｓ層１４は本来はノンドープとし、そのＡｌＧａ
−Ａｓｓ層３とのへテロ接合界面近傍に電子蓄積層（２
次元電子ガス）１５が形成される。なお、Ｇ ａ Ａ
ｓ層１４０表面準位による空乏層の影響が電子蓄積層１
５に及ばないことが必要であって、ノンドープＧ ａ
Ａ ｓ層では空乏層が伸びるために本実施例ではＱ ａ
Ａ ｓ層１４の表面近傍の厚さ約５０〔ｎｍ〕の領域
１４ｂにＳｉをドープ量Ｉ Ｘ １０１７（ｃｍ−３：
ｌ］程度に導入して、ノンドープ領域１４ａとｎ型領域
１４ｂとの合計厚さを約ｏ、２〔μｍ〕程度としても表
面準位による空乏層の影響が電子蓄積層１５に及ばない
構造とする。
−Ａｓｓ層３とのへテロ接合界面近傍に電子蓄積層（２
次元電子ガス）１５が形成される。なお、Ｇ ａ Ａ
ｓ層１４０表面準位による空乏層の影響が電子蓄積層１
５に及ばないことが必要であって、ノンドープＧ ａ
Ａ ｓ層では空乏層が伸びるために本実施例ではＱ ａ
Ａ ｓ層１４の表面近傍の厚さ約５０〔ｎｍ〕の領域
１４ｂにＳｉをドープ量Ｉ Ｘ １０１７（ｃｍ−３：
ｌ］程度に導入して、ノンドープ領域１４ａとｎ型領域
１４ｂとの合計厚さを約ｏ、２〔μｍ〕程度としても表
面準位による空乏層の影響が電子蓄積層１５に及ばない
構造とする。
第３図（ｂ）参照
スフ１９を設けて、Ｇ、ａＡｓ層１４のソース及びドレ
イン電極形成領域１８′にＡｌＧａＡｓ層１３に達する
深さに、例えばＳｉをドーズ量５Ｘ１０［ｍ＋〕程度に
イオン注入する。
イン電極形成領域１８′にＡｌＧａＡｓ層１３に達する
深さに、例えばＳｉをドーズ量５Ｘ１０［ｍ＋〕程度に
イオン注入する。
第３図（Ｃ）参照
マスク１９を除去して例えば窒化アルミニウム（ＡＩＮ
）を全面に被着して保護膜２０を形成した後に、例えば
温度７５０（’Ｃ：］、時間１５分間程度の熱処理を行
なって注入されたイオンを活性化し、キャリア濃度例え
ば５Ｘ１０”（α−３〕程度の低抵抗のｎｆｉ接続領域
１８を形成する。
）を全面に被着して保護膜２０を形成した後に、例えば
温度７５０（’Ｃ：］、時間１５分間程度の熱処理を行
なって注入されたイオンを活性化し、キャリア濃度例え
ば５Ｘ１０”（α−３〕程度の低抵抗のｎｆｉ接続領域
１８を形成する。
第３図（ｄ）参照
保護膜２０を除去した後に、金・ゲルマニウム／金（Ａ
ｕＧｅ／Ａｕ）によってソース電極及びドレイン電極１
７をそれぞれｎ型接続領域１８上に設け、またゲート電
極１６を例えばアルミニウム（ＡＩ）によって形成する
。
ｕＧｅ／Ａｕ）によってソース電極及びドレイン電極１
７をそれぞれｎ型接続領域１８上に設け、またゲート電
極１６を例えばアルミニウム（ＡＩ）によって形成する
。
以上説明した本実施例について電子蓄積層１５の電子移
動度を温度７７（Ｋ）において測定して、３０．０００
乃至５０，０００ （ｆｆｌ／Ｖ −ｓｅｃ ）程度の
結果が得られ本発明の効果が確認された。
動度を温度７７（Ｋ）において測定して、３０．０００
乃至５０，０００ （ｆｆｌ／Ｖ −ｓｅｃ ）程度の
結果が得られ本発明の効果が確認された。
（ｇ） 発明の詳細
な説明した如く本発明によれば、電子供給層が基板側に
設けられ、その上に設けられたノンド子蓄積層の電子移
動度が大幅に向上してヘテロ接合型ＦＥＴの特徴が充分
に発揮され、オーミック接触抵抗の低抵抗化が容易に実
現される本構造の特徴を生かして、極めて高速な半導体
回路を形成することができる。
設けられ、その上に設けられたノンド子蓄積層の電子移
動度が大幅に向上してヘテロ接合型ＦＥＴの特徴が充分
に発揮され、オーミック接触抵抗の低抵抗化が容易に実
現される本構造の特徴を生かして、極めて高速な半導体
回路を形成することができる。
第１図（ａ）及び（ｂ）はへテロ接合型ＦＥＴの従来例
を示す断面図、第２図は電子移動度とノンドープ領域の
厚さとの相関の例を示す図表、第３図（ａ）方体基体に
ついて、それぞれの組成比及び不純物濃バッフ７層、１
３はＡｌＧａＡｓ電子供給層、１３ａはそのノンドープ
領域、１３ｂはｎ型領域、１３ｃはノンドープ領域、１
４はＧ ａ Ａ ｓ層、１４ａはそのノンドープ領域、
１４ｂはｎ型領域、１５は電子蓄積層、１６はメート電
極、１７はソース電極及びトゞレイン電極、１８はｎ型
接続領域を示す。 才ｔＵ 才２ｍ ｌ〉ド−アｌ「の４＝ しｎｙｙｌＪ ３
ｍ
を示す断面図、第２図は電子移動度とノンドープ領域の
厚さとの相関の例を示す図表、第３図（ａ）方体基体に
ついて、それぞれの組成比及び不純物濃バッフ７層、１
３はＡｌＧａＡｓ電子供給層、１３ａはそのノンドープ
領域、１３ｂはｎ型領域、１３ｃはノンドープ領域、１
４はＧ ａ Ａ ｓ層、１４ａはそのノンドープ領域、
１４ｂはｎ型領域、１５は電子蓄積層、１６はメート電
極、１７はソース電極及びトゞレイン電極、１８はｎ型
接続領域を示す。 才ｔＵ 才２ｍ ｌ〉ド−アｌ「の４＝ しｎｙｙｌＪ ３
ｍ
Claims (1)
- （１）絶縁性あるいは半絶縁性の基板と、該基板上に形
成されたドナー不純物を含む第１の半導体層と、該第１
の半導体層上に該第１の半導体層に接して形成された該
第１の半導体層より電子親和力が大である第２の半導体
層とを備え、該第１の半導体層と該第２の半導体層とＫ
よって形成されるヘテロ接合を介して、該第１の半導体
層から該第２の半導体層に遷移する電子たよって電子蓄
積層が形成される構成を有して、前記第１の半導体層は
前記へテロ接合に接する領域が不純物が導入されない領
域とされてなることを特徴とする半導体装置。 特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210161A JPS59100577A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210161A JPS59100577A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59100577A true JPS59100577A (ja) | 1984-06-09 |
Family
ID=16584770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210161A Pending JPS59100577A (ja) | 1982-11-30 | 1982-11-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59100577A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161773A (ja) * | 1985-01-11 | 1986-07-22 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| JPS61280674A (ja) * | 1985-06-06 | 1986-12-11 | Nec Corp | 半導体装置 |
| US4777516A (en) * | 1985-04-23 | 1988-10-11 | Agfa-Gevaert, N.V. | Monolithic integration of light emitting elements and driver electronics |
| JPH01199474A (ja) * | 1988-02-04 | 1989-08-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合型電界効果トランジスタ |
| US5023674A (en) * | 1985-08-20 | 1991-06-11 | Fujitsu Limited | Field effect transistor |
| US5410160A (en) * | 1992-06-08 | 1995-04-25 | Motorola, Inc. | Interband tunneling field effect transistor |
| US5412224A (en) * | 1992-06-08 | 1995-05-02 | Motorola, Inc. | Field effect transistor with non-linear transfer characteristic |
-
1982
- 1982-11-30 JP JP57210161A patent/JPS59100577A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61161773A (ja) * | 1985-01-11 | 1986-07-22 | Matsushita Electric Ind Co Ltd | 電界効果トランジスタ |
| US4777516A (en) * | 1985-04-23 | 1988-10-11 | Agfa-Gevaert, N.V. | Monolithic integration of light emitting elements and driver electronics |
| JPS61280674A (ja) * | 1985-06-06 | 1986-12-11 | Nec Corp | 半導体装置 |
| US5023674A (en) * | 1985-08-20 | 1991-06-11 | Fujitsu Limited | Field effect transistor |
| JPH01199474A (ja) * | 1988-02-04 | 1989-08-10 | Matsushita Electric Ind Co Ltd | ヘテロ接合型電界効果トランジスタ |
| US5410160A (en) * | 1992-06-08 | 1995-04-25 | Motorola, Inc. | Interband tunneling field effect transistor |
| US5412224A (en) * | 1992-06-08 | 1995-05-02 | Motorola, Inc. | Field effect transistor with non-linear transfer characteristic |
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