JPH0355978B2 - - Google Patents
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- JPH0355978B2 JPH0355978B2 JP57111939A JP11193982A JPH0355978B2 JP H0355978 B2 JPH0355978 B2 JP H0355978B2 JP 57111939 A JP57111939 A JP 57111939A JP 11193982 A JP11193982 A JP 11193982A JP H0355978 B2 JPH0355978 B2 JP H0355978B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- semiconductor layer
- electron
- gaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体装置に関し、特に本特許出願人
が先に特願昭55−82035号により提供した半導体
装置の改良に関する。
が先に特願昭55−82035号により提供した半導体
装置の改良に関する。
(b) 技術の背景
情報処理装置の能力及びコストパフオーマンス
の一層の向上はこれに使用される半導体装置にか
かつていると目され、論理演算装置の高速化、低
消費電力化及び記憶装置の大容量化が強力に推進
されている。
の一層の向上はこれに使用される半導体装置にか
かつていると目され、論理演算装置の高速化、低
消費電力化及び記憶装置の大容量化が強力に推進
されている。
現在は専らシリコン（Si）半導体装置が実用化
されているが、Si半導体装置の高速化はキヤリア
の移動度などのSiの物性により制約されるため
に、キヤリア移動度がSiより遥かに大きいガリウ
ム・砒素（GaAs）などの化合物半導体を用い
て、高速化、低消費電力化を実現する努力が重ね
られている。
されているが、Si半導体装置の高速化はキヤリア
の移動度などのSiの物性により制約されるため
に、キヤリア移動度がSiより遥かに大きいガリウ
ム・砒素（GaAs）などの化合物半導体を用い
て、高速化、低消費電力化を実現する努力が重ね
られている。
従来の構造のSiもしくはGaAs等の化合物を用
いた半導体装置においては、キヤリアは不純物イ
オンが存在している空間を移動する。この移動に
際してキヤリアは格子振動および不純物イオンに
よつて散乱を受けるが、格子振動による散乱の確
率を小さくするために温度を低下させると、散乱
の確率が大きくなつて、キヤリアの移動度がこれ
によつて制限される。
いた半導体装置においては、キヤリアは不純物イ
オンが存在している空間を移動する。この移動に
際してキヤリアは格子振動および不純物イオンに
よつて散乱を受けるが、格子振動による散乱の確
率を小さくするために温度を低下させると、散乱
の確率が大きくなつて、キヤリアの移動度がこれ
によつて制限される。
この不純物散乱効果を排除するために不純物が
添加される領域と、キヤリアが移動する領域とを
空間内に分離して、特に低温におけるキヤリアの
移動度が増大せしめたものが本発明の対象とする
半導体装置である。
添加される領域と、キヤリアが移動する領域とを
空間内に分離して、特に低温におけるキヤリアの
移動度が増大せしめたものが本発明の対象とする
半導体装置である。
(c) 従来技術と問題点
従来知られている半導体装置の一例を第１図ａ
に示す断面図を参照して説明する。半絶縁性
GaAs基板１上にノンドープGaAs層２とこれよ
り電子親和力の小さいｎ型アルミニウム・ガリウ
ム・砒素（AlGaAs）層３とが設けられて、両層
の界面はヘテロエピタキシヤル接合を形成してい
る。ｎ型AlGaAs層３（電子供給層という）から
ノンドープGaAs層２（チヤネル層という）へ電
子が遷移されることによつて生成される電子蓄積
層（２次元電子層）４の電子濃度を、ゲート電極
５に印加される電圧によつて制御することによつ
て、ソース電極６とドレイン電極７との間の電子
蓄積層４によつて形成される伝導路のインピーダ
ンスが制御される。なお８は抵抗性接続（オーミ
ツクコンタクト）領域である。
に示す断面図を参照して説明する。半絶縁性
GaAs基板１上にノンドープGaAs層２とこれよ
り電子親和力の小さいｎ型アルミニウム・ガリウ
ム・砒素（AlGaAs）層３とが設けられて、両層
の界面はヘテロエピタキシヤル接合を形成してい
る。ｎ型AlGaAs層３（電子供給層という）から
ノンドープGaAs層２（チヤネル層という）へ電
子が遷移されることによつて生成される電子蓄積
層（２次元電子層）４の電子濃度を、ゲート電極
５に印加される電圧によつて制御することによつ
て、ソース電極６とドレイン電極７との間の電子
蓄積層４によつて形成される伝導路のインピーダ
ンスが制御される。なお８は抵抗性接続（オーミ
ツクコンタクト）領域である。
かかる半導体装置は先に述べた如く、ｎ型
AlGaAs層３に例えばシリコン（Si）をドナーと
して濃度２×1018〔cm-3〕程度に導入して電子供
給層としている。またこのｎ型AlGaAs層３とヘ
テロエピタキシヤル接合して、伝導路となる電子
蓄積層４を形成するGaAs層２はノンドープとし
て不純物イオンによるキヤリア電子の散乱を防止
してその移動度を高めている。
AlGaAs層３に例えばシリコン（Si）をドナーと
して濃度２×1018〔cm-3〕程度に導入して電子供
給層としている。またこのｎ型AlGaAs層３とヘ
テロエピタキシヤル接合して、伝導路となる電子
蓄積層４を形成するGaAs層２はノンドープとし
て不純物イオンによるキヤリア電子の散乱を防止
してその移動度を高めている。
この電子蓄積層４へのｎ型AlGaAs層３からの
不純物の侵入の防止及びヘテロエピタキシヤル接
合界面近傍のAlGaAs層３にある不純物イオンに
よる電子蓄積層（２次元電子層）４内のキヤリア
電子に対する散乱効果の防止のために、ｎ型
AlGaAs層３のヘテロエピタキシヤル接合界面近
傍、例えば６乃至10〔ｎｍ〕程度の範囲をノンド
ープ領域とすることが既に知られている。
不純物の侵入の防止及びヘテロエピタキシヤル接
合界面近傍のAlGaAs層３にある不純物イオンに
よる電子蓄積層（２次元電子層）４内のキヤリア
電子に対する散乱効果の防止のために、ｎ型
AlGaAs層３のヘテロエピタキシヤル接合界面近
傍、例えば６乃至10〔ｎｍ〕程度の範囲をノンド
ープ領域とすることが既に知られている。
かかる従来の半導体装置においては、電子供給
層とするｎ型AlGaAs層３は、前記ノンドープ領
域を設けた場合にはこの領域以外は、また前記ノ
ンドープ領域を設けない場合にはこの層全体が、
第１図ａの各層に対応させて第１図ｂに例示する
如く、電子供給層としての技術的条件、即ち電子
蓄積層４に充分なキヤリアを蓄積することがで
き、ゲート閾値電圧Vthの制御が容易であるなど
の理由によつて、例えば２×1018〔cm-3〕程度の
ドーピング濃度とされている。
層とするｎ型AlGaAs層３は、前記ノンドープ領
域を設けた場合にはこの領域以外は、また前記ノ
ンドープ領域を設けない場合にはこの層全体が、
第１図ａの各層に対応させて第１図ｂに例示する
如く、電子供給層としての技術的条件、即ち電子
蓄積層４に充分なキヤリアを蓄積することがで
き、ゲート閾値電圧Vthの制御が容易であるなど
の理由によつて、例えば２×1018〔cm-3〕程度の
ドーピング濃度とされている。
しかしながら、ｎ型AlGaAs層３は電子供給層
であると同時に、先に説明した如く、ゲート電極
５、ソース電極６及びドレイン電極７がヘテロエ
ピタキシヤル接合界面の反対側に配設されて、ゲ
ート電極５に関しては充分な耐電圧を有するシヨ
ツトキバリアが形成され、ソース及びドレイン電
極６及び７に関しては低抵抗の抵抗性接続領域８
を形成する機能が必要とされる。
であると同時に、先に説明した如く、ゲート電極
５、ソース電極６及びドレイン電極７がヘテロエ
ピタキシヤル接合界面の反対側に配設されて、ゲ
ート電極５に関しては充分な耐電圧を有するシヨ
ツトキバリアが形成され、ソース及びドレイン電
極６及び７に関しては低抵抗の抵抗性接続領域８
を形成する機能が必要とされる。
ｎ型AlGaAs層３を以上の如く電極を形成する
表面層として見るならば、先に例示したドーピン
グ濃度２×1018〔cm-3〕程度の高濃度はソース及
びドレイン電極６及び７に関しては不利な条件で
はないが、ゲート電極５に関しては洩れ電流が多
く、またゲート耐電圧が低下して適切なドーピン
グ濃度ではない。
表面層として見るならば、先に例示したドーピン
グ濃度２×1018〔cm-3〕程度の高濃度はソース及
びドレイン電極６及び７に関しては不利な条件で
はないが、ゲート電極５に関しては洩れ電流が多
く、またゲート耐電圧が低下して適切なドーピン
グ濃度ではない。
従つて電子供給層に関して、電極を形成する表
面層としての特性の改善が要求される。
面層としての特性の改善が要求される。
(d) 発明の目的
本発明は、このような従来の半導体装置につい
て、その電極に係る特性を電子供給層の改善によ
つて２次元電子層に悪影響を及ぼすことなく改善
することを目的とする。
て、その電極に係る特性を電子供給層の改善によ
つて２次元電子層に悪影響を及ぼすことなく改善
することを目的とする。
(e) 発明の構成
本発明の前記目的は、第１の半導体層と、該第
１の半導体層より電子親和力が小であり、かつｎ
型不純物を含む第２の半導体層とを有して、前記
第１の半導体層と前記第２の半導体層とがヘテロ
接合を形成し、前記第２の半導体層から前記第１
の半導体層に遷移する電子によつて構成される２
次元電子層を電流路とする半導体装置であつて、
前記第２の半導体層は少なくとも電子供給領域と
該電子供給領域よりも不純物濃度の低い表面制御
領域とから構成され、該表面制御領域上にゲート
電極を配設してなることによつて達成される。
１の半導体層より電子親和力が小であり、かつｎ
型不純物を含む第２の半導体層とを有して、前記
第１の半導体層と前記第２の半導体層とがヘテロ
接合を形成し、前記第２の半導体層から前記第１
の半導体層に遷移する電子によつて構成される２
次元電子層を電流路とする半導体装置であつて、
前記第２の半導体層は少なくとも電子供給領域と
該電子供給領域よりも不純物濃度の低い表面制御
領域とから構成され、該表面制御領域上にゲート
電極を配設してなることによつて達成される。
すなわち本発明は、従来２次元電子層の特性の
最適化条件のみに従つて構成されている前記例に
おけるAlGaAs層について、２次元電子層の特性
を支配するのはこのAlGaAs層の不純物をドープ
された領域のうちの僅少な部分、例えばヘテロ接
合界面より厚さ６〔ｎｍ〕程度のノンドープ領域
を介して濃度２×1018〔cm-3〕程度の領域が形成
されている場合に、２次元電子層の特性は、不純
物をドープされた領域のうちノンドープ領域に隣
接する厚さ３〔ｎｍ〕程度の部分のみによつて支
配される事実に基づいて、AlGaAs層の前記部分
よりヘテロ接合界面までの部分については電子供
給層としての最適条件化、AlGaAs層の残る表面
側の部分については電極が形成されてこれと能動
部とを接続する表面制御層としての最適化条件に
従つて構成するものである。
最適化条件のみに従つて構成されている前記例に
おけるAlGaAs層について、２次元電子層の特性
を支配するのはこのAlGaAs層の不純物をドープ
された領域のうちの僅少な部分、例えばヘテロ接
合界面より厚さ６〔ｎｍ〕程度のノンドープ領域
を介して濃度２×1018〔cm-3〕程度の領域が形成
されている場合に、２次元電子層の特性は、不純
物をドープされた領域のうちノンドープ領域に隣
接する厚さ３〔ｎｍ〕程度の部分のみによつて支
配される事実に基づいて、AlGaAs層の前記部分
よりヘテロ接合界面までの部分については電子供
給層としての最適条件化、AlGaAs層の残る表面
側の部分については電極が形成されてこれと能動
部とを接続する表面制御層としての最適化条件に
従つて構成するものである。
混晶系化合物半導体の物性を制御するパラメー
タとしては、これにドープされる不純物濃度と混
晶の組成比が挙げられるが、本発明は不純物濃度
について前記のそれぞれ独立した最適化を実施す
るものである。
タとしては、これにドープされる不純物濃度と混
晶の組成比が挙げられるが、本発明は不純物濃度
について前記のそれぞれ独立した最適化を実施す
るものである。
(f) 発明の実施例
以下本発明を実施例により図面を参照して具体
的に説明する。
的に説明する。
第２図ａはGaAs及びAlxGa1−xAsを用いて
構成された本発明の実施例の断面図、第２図ｂは
本実施例における不純物濃度の分布例を第２図ａ
の各層に対応させて示す図表である。
構成された本発明の実施例の断面図、第２図ｂは
本実施例における不純物濃度の分布例を第２図ａ
の各層に対応させて示す図表である。
本実施例にかかる半導体装置は大略下記の如く
に製造される。
に製造される。
半絶縁性のGaAs基板１１上に、分子線結晶成
長法（Molecular Beam Epitaxy：以下MBE法
と略称する）によつて、実質的に不純物を含有せ
ず、厚さ１〔μｍ〕程度のGaAs層（チヤネル層）
１２と、Al0.3GaAs層の実質的に不純物を含有し
ない厚さ例えば６〔ｎｍ〕程度の領域１３、２×
1018〔cm-3〕程度の濃度に例えばシリコン（Si）
がドープされた厚さ３〔ｎｍ〕以上の領域１４及
び例えば５×1017乃至１×1018〔cm-3〕程度にSiが
ドープされた厚さ100乃至200〔ｎｍ〕程度の表面
制御領域１５とを順次形成する。
長法（Molecular Beam Epitaxy：以下MBE法
と略称する）によつて、実質的に不純物を含有せ
ず、厚さ１〔μｍ〕程度のGaAs層（チヤネル層）
１２と、Al0.3GaAs層の実質的に不純物を含有し
ない厚さ例えば６〔ｎｍ〕程度の領域１３、２×
1018〔cm-3〕程度の濃度に例えばシリコン（Si）
がドープされた厚さ３〔ｎｍ〕以上の領域１４及
び例えば５×1017乃至１×1018〔cm-3〕程度にSiが
ドープされた厚さ100乃至200〔ｎｍ〕程度の表面
制御領域１５とを順次形成する。
次いで、例えばSiを150〔KeV〕において1.5×
1013〔cm-2〕程度に選択的に注入して、温度700
〔℃〕、時間５分間程度の熱処理を行うことによつ
てAl0.3Ga0.7As層の領域１５の上表面よりGaAs
層１２に達する低抵抗の抵抗性接続領域１６を形
成し、その領域に例えば金・ゲルマニウム
（AuGe）／金（Au）層を選択的に配設して温度
450〔℃〕、時間３分間程度の熱処理を行うことに
よつてソース電極１７及びドレイン電極１８を形
成する。更にゲート電極１９を例えばアルミニウ
ム（Al）を用いて、従来技術によつて形成する。
なお２０は電子蓄積層を示す。
1013〔cm-2〕程度に選択的に注入して、温度700
〔℃〕、時間５分間程度の熱処理を行うことによつ
てAl0.3Ga0.7As層の領域１５の上表面よりGaAs
層１２に達する低抵抗の抵抗性接続領域１６を形
成し、その領域に例えば金・ゲルマニウム
（AuGe）／金（Au）層を選択的に配設して温度
450〔℃〕、時間３分間程度の熱処理を行うことに
よつてソース電極１７及びドレイン電極１８を形
成する。更にゲート電極１９を例えばアルミニウ
ム（Al）を用いて、従来技術によつて形成する。
なお２０は電子蓄積層を示す。
以上説明した本実施例の試料と、ゲート電極１
９との界面まで一様に２×1018〔cm-3〕にSiをド
ープした比較試料とのゲート耐電圧を比較して、
本実施例の試料は従来の構造の試料より50〔％〕
程度以上の耐電圧の向上が認められた。
９との界面まで一様に２×1018〔cm-3〕にSiをド
ープした比較試料とのゲート耐電圧を比較して、
本実施例の試料は従来の構造の試料より50〔％〕
程度以上の耐電圧の向上が認められた。
なお、以上の説明はGaAs／AlGaAsを用いた
半導体装置を例としたが、かかる構造の半導体装
置は例えばガリウム・アンチモン（GaSb）とア
ルミニウム・ガリウム・アンチモン（AlyGal−
ySb）との組合せ等によつても構成することが可
能であつて、この様なGaAs／AlGaAs系以外の
材料により構成される場合についても本発明を同
様に適用することが可能である。
半導体装置を例としたが、かかる構造の半導体装
置は例えばガリウム・アンチモン（GaSb）とア
ルミニウム・ガリウム・アンチモン（AlyGal−
ySb）との組合せ等によつても構成することが可
能であつて、この様なGaAs／AlGaAs系以外の
材料により構成される場合についても本発明を同
様に適用することが可能である。
(g) 発明の効果
本発明によれば以上説明した如く、従来２次元
電子層の特性の最適化条件に偏つて構成されてい
るいわゆる電子供給層を２分して、それぞれを電
子供給と表面制御とに最適な不純物濃度とするこ
とによつて、２次元電子層の特性に対しては悪影
響を及ぼすことなく、ゲート電極に係る特性を向
上することが可能であつて、半導体装置の高密度
集積化によつて高速、低消費電力の半導体装置を
実現することに大きく寄与する。
電子層の特性の最適化条件に偏つて構成されてい
るいわゆる電子供給層を２分して、それぞれを電
子供給と表面制御とに最適な不純物濃度とするこ
とによつて、２次元電子層の特性に対しては悪影
響を及ぼすことなく、ゲート電極に係る特性を向
上することが可能であつて、半導体装置の高密度
集積化によつて高速、低消費電力の半導体装置を
実現することに大きく寄与する。
第１図ａは従来の半導体装置の一例を示す断面
図、第１図ｂはその各層の不純物濃度を示す図
表、第２図ａは本発明による半導体装置の実施例
を示す断面図、第２図ｂはその各層の不純物濃度
を示す図表である。 図において１はGaAs基板、２はGaAs層、３
はAlxGal−xAs層、４は電子蓄積層、５はゲー
ト電極、６はソース電極、７はドレイン電極、８
は抵抗性接続領域、１１はGaAs基板、１２はノ
ン・ドープGaAs層、１３はAlxGal−xAs層のノ
ンドープ領域、１４はAlxGal−xAs層の電子供
給領域、１５はAlxGal−xAs層の表面制御領域、
１６は抵抗性接続領域、１７はソース電極、１８
はドレイン電極、１９はゲート電極、２０は電子
蓄積層を示す。
図、第１図ｂはその各層の不純物濃度を示す図
表、第２図ａは本発明による半導体装置の実施例
を示す断面図、第２図ｂはその各層の不純物濃度
を示す図表である。 図において１はGaAs基板、２はGaAs層、３
はAlxGal−xAs層、４は電子蓄積層、５はゲー
ト電極、６はソース電極、７はドレイン電極、８
は抵抗性接続領域、１１はGaAs基板、１２はノ
ン・ドープGaAs層、１３はAlxGal−xAs層のノ
ンドープ領域、１４はAlxGal−xAs層の電子供
給領域、１５はAlxGal−xAs層の表面制御領域、
１６は抵抗性接続領域、１７はソース電極、１８
はドレイン電極、１９はゲート電極、２０は電子
蓄積層を示す。
Claims (1)
- １ 第１の半導体層と、該第１の半導体層より電
子親和力が小であり、かつｎ型不純物を含む第２
の半導体層とを有して、前記第１の半導体層と前
記第２の半導体層とがヘテロ接合を形成し、前記
第２の半導体層から前記第１の半導体層に遷移す
る電子によつて構成される２次元電子層を電流路
とする半導体装置であつて、前記第２の半導体層
は少なくとも電子供給領域と該電子供給領域より
も不純物濃度の低い表面制御領域から構成され、
該表面制御領域上にゲート電極を配設してなるこ
とを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111939A JPS593977A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57111939A JPS593977A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593977A JPS593977A (ja) | 1984-01-10 |
| JPH0355978B2 true JPH0355978B2 (ja) | 1991-08-27 |
Family
ID=14573923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57111939A Granted JPS593977A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593977A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6030177A (ja) * | 1983-07-28 | 1985-02-15 | Nec Corp | 半導体装置 |
| JPH0789584B2 (ja) * | 1984-12-19 | 1995-09-27 | 日本電気株式会社 | 半導体装置 |
| JPH0789585B2 (ja) * | 1984-12-28 | 1995-09-27 | 日本電気株式会社 | 半導体装置 |
| JPS63134555U (ja) * | 1987-02-24 | 1988-09-02 | ||
| JP3019862B2 (ja) * | 1989-03-14 | 2000-03-13 | 松下電子工業株式会社 | 電界効果トランジスタ |
| JP4755922B2 (ja) * | 2006-02-27 | 2011-08-24 | 日野自動車株式会社 | ドア構造 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS551122A (en) * | 1978-06-16 | 1980-01-07 | Mitsubishi Electric Corp | Field-effect transistor |
| JPS5953714B2 (ja) * | 1979-12-28 | 1984-12-26 | 富士通株式会社 | 半導体装置 |
| JPS6312392A (ja) * | 1986-07-02 | 1988-01-19 | Matsushita Electric Ind Co Ltd | 濾過器 |
-
1982
- 1982-06-29 JP JP57111939A patent/JPS593977A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593977A (ja) | 1984-01-10 |
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