JPS59105360A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS59105360A JPS59105360A JP57215053A JP21505382A JPS59105360A JP S59105360 A JPS59105360 A JP S59105360A JP 57215053 A JP57215053 A JP 57215053A JP 21505382 A JP21505382 A JP 21505382A JP S59105360 A JPS59105360 A JP S59105360A
- Authority
- JP
- Japan
- Prior art keywords
- platinum
- film
- ion implantation
- thickness
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/617—Combinations of vertical BJTs and only diodes
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置にかがムとくにメモリ機構
を有するバイポーラ型半導体集積回路装置の高速スイッ
チング動作が要求される半導体集積回路装置に関する。
を有するバイポーラ型半導体集積回路装置の高速スイッ
チング動作が要求される半導体集積回路装置に関する。
従来よシ、バイポーラ型メモリはメモリ部にフリップフ
ロップ回路を使用してきたが、近年、前記フリップフロ
ップ回路の高速化のため、ＰＮ接合ダイオードやショッ
トキーバリアダイオード（以後ＳＢＤと表わす）が使用
されている。このＰＮ接合ダイオードやＳＢＤには次の
ような役割がある。第一にコレクタの電位をクランプし
、メモリセルに使用しているｉランリスタが飽和しない
ようにするクランプ用ダイオードの役目であわ、また過
剰ベース電流によシ、ベース内に蓄積されている電荷の
放電を目的とした、スビードアッグコンデンサーの役目
がある。また高集積化、すなわち、微細化が進むにつれ
て、特に重要になってきた、α線によるメモリ機構の誤
動作防止の役目である。メモリデバイスの高密度化につ
れて、メモリセル部での容量の低下、特にベース節点部
における容量の低下が犬きくなシ、α線の照射によシ、
メモリセル部に書き込まれている情報の反転が発生しや
すくなってきている。この防止対策として、ベース節点
を中心としてＰＮ接合の濃度調整などで、容量をある程
度大きくすることは可能であるが、デバイスの高速化と
いう点では好ましくない。ここで注目されてきたのが、
ＳＢＤに容量を付加する方法である。ＳＢＤに容量を付
加するには、シリコン基板の濃度を高くする必要があシ
、これにはイオン注入を使用し、濃度調整を性力うのが
一般的である。ここで濃度を高くすると、５ＢＤＯ順方
向カツトオフ電圧が低下し、やがて、表面濃度がＩ Ｑ
＋８ａｔｏｍｓ／ｃｍ”以上になると導通し、ダイオー
ド特性が得られ々〈なってしまう。そのため、順方向カ
ットオフ電圧を回路上必要な値に維持しつつ、できるだ
け、ＳＢＤに付加する容量を増やす必要がある。
ロップ回路を使用してきたが、近年、前記フリップフロ
ップ回路の高速化のため、ＰＮ接合ダイオードやショッ
トキーバリアダイオード（以後ＳＢＤと表わす）が使用
されている。このＰＮ接合ダイオードやＳＢＤには次の
ような役割がある。第一にコレクタの電位をクランプし
、メモリセルに使用しているｉランリスタが飽和しない
ようにするクランプ用ダイオードの役目であわ、また過
剰ベース電流によシ、ベース内に蓄積されている電荷の
放電を目的とした、スビードアッグコンデンサーの役目
がある。また高集積化、すなわち、微細化が進むにつれ
て、特に重要になってきた、α線によるメモリ機構の誤
動作防止の役目である。メモリデバイスの高密度化につ
れて、メモリセル部での容量の低下、特にベース節点部
における容量の低下が犬きくなシ、α線の照射によシ、
メモリセル部に書き込まれている情報の反転が発生しや
すくなってきている。この防止対策として、ベース節点
を中心としてＰＮ接合の濃度調整などで、容量をある程
度大きくすることは可能であるが、デバイスの高速化と
いう点では好ましくない。ここで注目されてきたのが、
ＳＢＤに容量を付加する方法である。ＳＢＤに容量を付
加するには、シリコン基板の濃度を高くする必要があシ
、これにはイオン注入を使用し、濃度調整を性力うのが
一般的である。ここで濃度を高くすると、５ＢＤＯ順方
向カツトオフ電圧が低下し、やがて、表面濃度がＩ Ｑ
＋８ａｔｏｍｓ／ｃｍ”以上になると導通し、ダイオー
ド特性が得られ々〈なってしまう。そのため、順方向カ
ットオフ電圧を回路上必要な値に維持しつつ、できるだ
け、ＳＢＤに付加する容量を増やす必要がある。
本発明は、白金シイサイド膜を使用した、ＳＢＤにおい
て、順方向カットオフ電圧を回路上必要な値を維持しつ
つ、よシ大きな容量をＳＢＤに付加する方法として、イ
オン注入エネルギーを調整し、白金シイサイド膜の膜厚
との間に一定の関係を作シ出すことによシ行なおうとし
たものである。
て、順方向カットオフ電圧を回路上必要な値を維持しつ
つ、よシ大きな容量をＳＢＤに付加する方法として、イ
オン注入エネルギーを調整し、白金シイサイド膜の膜厚
との間に一定の関係を作シ出すことによシ行なおうとし
たものである。
本発明は、Ｎ型半導体基板表面に設けられた絶縁膜と該
絶縁膜を選択的に設けられた開孔と、前記絶縁膜の開孔
部にＮ型の不純物をイオン注入し、熱処理することによ
シ設けられた、よシ高濃度のＮ型領域と、前記イオン注
入を行なった開孔部に設けられた白金シイサイド膜とを
有する半導体集積回路装置において、前記白金シイサイ
ド膜の形成に必要な白金膜々厚が３ｏｏＪ、以下でかつ
前記イオン注入を行なった高濃度のＮ型領域の深さが前
記白金膜膜厚の３倍以上であることを特徴とする半導体
集積回路装置にある。
絶縁膜を選択的に設けられた開孔と、前記絶縁膜の開孔
部にＮ型の不純物をイオン注入し、熱処理することによ
シ設けられた、よシ高濃度のＮ型領域と、前記イオン注
入を行なった開孔部に設けられた白金シイサイド膜とを
有する半導体集積回路装置において、前記白金シイサイ
ド膜の形成に必要な白金膜々厚が３ｏｏＪ、以下でかつ
前記イオン注入を行なった高濃度のＮ型領域の深さが前
記白金膜膜厚の３倍以上であることを特徴とする半導体
集積回路装置にある。
前述した様に、本発明を利用し、白金シイサイド膜厚と
容量を得るだめの不純物ドープのイオン注入エネルギー
との間に一定の関係を作ることによυ、α線対策がなさ
れた。高速スイッチングが可能なメモリセルを得ること
ができるのである。
容量を得るだめの不純物ドープのイオン注入エネルギー
との間に一定の関係を作ることによυ、α線対策がなさ
れた。高速スイッチングが可能なメモリセルを得ること
ができるのである。
本発明をよル良く理解するために、実施例をもって説明
する。第１図〜第２図は本発明を実施した時のＳＢＤの
主要工程の断面図である。
する。第１図〜第２図は本発明を実施した時のＳＢＤの
主要工程の断面図である。
まず、第１図に示すように、シリコン基板１上に選択的
に表面濃度が１０２°ａｔｏｍｓ／Ｃｍ”の砒素埋込層
２を形成し、続いて１．０μｍの厚さのエピタキシャル
層３を形成する。さらに選択的に窒化膜をマスクに１０
００℃スチーム１０時間酸化し絶縁分離用酸化膜４を形
成す、る。またさらに、将来、コレクタ領域となるリン
拡散層６を形成、続いてベース領域７を形成する５、ま
たさらにエミッタ領域８を形成する。その後、将来のコ
ンタクト孔のサイドエッチ量を一定にするために、マス
ク酸化膜５を形成する。続いてフォトリングラフィによ
シ、選択的に開孔されたレジスト膜１０を形成し、１５
０ＫｅＶでｌ Ｏ】２ａｔｏｍｓ／ｃｍ”の砒素をイオ
ン注入し、拡散層９を形成する。そして第２図に示すよ
うに、ＳＢＤの形成領域に２５０Ａの膜厚の白金膜を蒸
着し、その後白金シイサイド膜１１を選択的に形成する
。この後、選択的に、コレクタ、エミッタ、ベースを開
孔しアルミ電極１２を形成する。
に表面濃度が１０２°ａｔｏｍｓ／Ｃｍ”の砒素埋込層
２を形成し、続いて１．０μｍの厚さのエピタキシャル
層３を形成する。さらに選択的に窒化膜をマスクに１０
００℃スチーム１０時間酸化し絶縁分離用酸化膜４を形
成す、る。またさらに、将来、コレクタ領域となるリン
拡散層６を形成、続いてベース領域７を形成する５、ま
たさらにエミッタ領域８を形成する。その後、将来のコ
ンタクト孔のサイドエッチ量を一定にするために、マス
ク酸化膜５を形成する。続いてフォトリングラフィによ
シ、選択的に開孔されたレジスト膜１０を形成し、１５
０ＫｅＶでｌ Ｏ】２ａｔｏｍｓ／ｃｍ”の砒素をイオ
ン注入し、拡散層９を形成する。そして第２図に示すよ
うに、ＳＢＤの形成領域に２５０Ａの膜厚の白金膜を蒸
着し、その後白金シイサイド膜１１を選択的に形成する
。この後、選択的に、コレクタ、エミッタ、ベースを開
孔しアルミ電極１２を形成する。
この実施例で形成したＳＢＤは、前述した白金膜厚が２
５０＾の時、イオン注入エネルギーを４０ＫｅＶとした
時のＳＢＤに比較し、容量で２０チ多く、また順方向カ
ットオフ電圧は５チ高い物が得られている。この様に本
発明で示した、白金シイサイド膜厚と、イオン注入エネ
ルギーとの間に一定の関係を決めることにより、現在の
要求に合致した、よシ高性能のＳＢＤが得られるのであ
る。
５０＾の時、イオン注入エネルギーを４０ＫｅＶとした
時のＳＢＤに比較し、容量で２０チ多く、また順方向カ
ットオフ電圧は５チ高い物が得られている。この様に本
発明で示した、白金シイサイド膜厚と、イオン注入エネ
ルギーとの間に一定の関係を決めることにより、現在の
要求に合致した、よシ高性能のＳＢＤが得られるのであ
る。
ここで白金膜厚が３００大以下とするのは順方向カット
オフ電圧維持のためであシ、これは実験データによ）決
定したものである。白金膜厚が３５０λ、５００Ａと厚
くなると、同一のイオン注入量に対し、２５０にの時よ
シ、順方向カットオフ電圧の低下が犬きくなｐ、８ＢＤ
の必要性能（容量μｐと順方向カットオフ電圧の維持）
が得られなくなる。原因はけつきシしないが白金とシリ
コンが反応して、白金シイサイド膜を形成する際、シリ
コン内にイオン注入で打ち込まれていた不純物（今回は
ヒ素）が、外に押し出され、白金シイサイド膜と、シリ
コンとの界面にｐｉｌｅ ｕｐＬ、そのため順方向カッ
トオフ電圧が低下したものと推定され、そのｐｉｌｅ
ｕｐの量は、白金シイサイド膜厚（ｏｃ白金膜厚）が大
きい物はど、大きいのではないかと思われる。実験では
、白金膜厚が２５０大の時にｐｉｌｅ ｕｐによる順方
向カットオフ電圧の低下が比較的少なく、そのため、３
００八以下という白金膜厚の範囲が有効となる。
オフ電圧維持のためであシ、これは実験データによ）決
定したものである。白金膜厚が３５０λ、５００Ａと厚
くなると、同一のイオン注入量に対し、２５０にの時よ
シ、順方向カットオフ電圧の低下が犬きくなｐ、８ＢＤ
の必要性能（容量μｐと順方向カットオフ電圧の維持）
が得られなくなる。原因はけつきシしないが白金とシリ
コンが反応して、白金シイサイド膜を形成する際、シリ
コン内にイオン注入で打ち込まれていた不純物（今回は
ヒ素）が、外に押し出され、白金シイサイド膜と、シリ
コンとの界面にｐｉｌｅ ｕｐＬ、そのため順方向カッ
トオフ電圧が低下したものと推定され、そのｐｉｌｅ
ｕｐの量は、白金シイサイド膜厚（ｏｃ白金膜厚）が大
きい物はど、大きいのではないかと思われる。実験では
、白金膜厚が２５０大の時にｐｉｌｅ ｕｐによる順方
向カットオフ電圧の低下が比較的少なく、そのため、３
００八以下という白金膜厚の範囲が有効となる。
一方、Ｎ型領域の深さを白金膜の膜厚の３倍以上とする
のは容量ｕｐのためであシ、これも実験データによシ決
定されたものである。白金膜２５０Ａに対し、イオン注
入エネルギー４ＱＫｅＶ（深さで約５００＾）とＬ ５
０ ＫｅＶ （同約１６００人）とを比較した場合、１
５０ ＫｅＶの方が４０ ＫｅＶよシ同−注入量での単
位面積当りの容量が大きくなっている。これよシ、イオ
ン注入エネルギーは高い方が容量ｕｐには有効である。
のは容量ｕｐのためであシ、これも実験データによシ決
定されたものである。白金膜２５０Ａに対し、イオン注
入エネルギー４ＱＫｅＶ（深さで約５００＾）とＬ ５
０ ＫｅＶ （同約１６００人）とを比較した場合、１
５０ ＫｅＶの方が４０ ＫｅＶよシ同−注入量での単
位面積当りの容量が大きくなっている。これよシ、イオ
ン注入エネルギーは高い方が容量ｕｐには有効である。
ここで３倍以上が実用上有効な範囲となる。
第３図は、白金膜厚が２５ＯＡの時で、イオン注入エネ
ルギーが４０ ＫｅＶ （○２ロ、△、印）と１５０
ＫｅＶ （・、因、Δ、マ印）の時の容量と１＠方向カ
ツトオフ電圧の関係を示す実験データである。同一イオ
ン注入量の場合を比較すると、順方向カットオフ電圧は
ほぼ同一（多少１５０ ＫｅＶの方が良い）であるが容
量はイオン注入エネルギーによシ大きく異なっている（
１５０ ＫｅＶが良い）結果が得られている。
ルギーが４０ ＫｅＶ （○２ロ、△、印）と１５０
ＫｅＶ （・、因、Δ、マ印）の時の容量と１＠方向カ
ツトオフ電圧の関係を示す実験データである。同一イオ
ン注入量の場合を比較すると、順方向カットオフ電圧は
ほぼ同一（多少１５０ ＫｅＶの方が良い）であるが容
量はイオン注入エネルギーによシ大きく異なっている（
１５０ ＫｅＶが良い）結果が得られている。
例へば２ Ｘ Ｉ ０Ｉ２ａｔＯ１ｎＳ／Ｃｔｎ２（７
）場合（Ｏとｍ＞を比較すると、口は４０ＫｅＶ日は１
５０ ＫｅＶでエネルギーが異なる。
）場合（Ｏとｍ＞を比較すると、口は４０ＫｅＶ日は１
５０ ＫｅＶでエネルギーが異なる。
ここで ： １胆方向防ットオフ電圧単位面積
当昨り容量口（４０ＫｅＶ） ４５０ｍＶ
１．４ Ｘ１ｆｆ”ＦＢ％［１（１５０ＫｅＶ）
４６０ｍＶ Ｌ７５ｘＷ’ＰＦ／７とな）、１５
０ ＫｅＶＯ方がＳＢＤとして、必要性能が良好と、な
る。
当昨り容量口（４０ＫｅＶ） ４５０ｍＶ
１．４ Ｘ１ｆｆ”ＦＢ％［１（１５０ＫｅＶ）
４６０ｍＶ Ｌ７５ｘＷ’ＰＦ／７とな）、１５
０ ＫｅＶＯ方がＳＢＤとして、必要性能が良好と、な
る。
第１図〜第２図は本発明を実施した時の主要工程の断面
図である。第３図は順方向カットオフ電圧と単位面積当
シの容量との関係を示す図である。 なお図において、１・・・・・・シリコン基板、２・・
・・・・砒素埋込層、３・・・・・・エピタキシャル層
、４，５・・・・・・シリコン酸化膜、６・・・・・・
リン拡散層、７・・・・・・ベース拡散層、８・・・・
・・エミッタ拡散層、９・・・・・・砒素拡散層、１０
・・・・・・レジスト、１１・・・・・・白金シイサイ
ド膜、１２・・・・・・アルミ電極である。
図である。第３図は順方向カットオフ電圧と単位面積当
シの容量との関係を示す図である。 なお図において、１・・・・・・シリコン基板、２・・
・・・・砒素埋込層、３・・・・・・エピタキシャル層
、４，５・・・・・・シリコン酸化膜、６・・・・・・
リン拡散層、７・・・・・・ベース拡散層、８・・・・
・・エミッタ拡散層、９・・・・・・砒素拡散層、１０
・・・・・・レジスト、１１・・・・・・白金シイサイ
ド膜、１２・・・・・・アルミ電極である。
Claims (1)
- Ｎ型半導体基板氷面に設けられた絶縁膜と、該絶縁膜を
選択的に設けられた開孔と、前記絶縁膜の開孔部にＮ型
の不純物をイオン注入し、熱処理することによシ設けら
れた、よシ高濃度のＮ型領域と、前記イオン注入を行な
った開孔部に設けられた白金シイサイド膜とを有する半
導体集積回路装置において、前記シイサイドを形成する
白金膜の膜厚が３００Ａ以下で、かつ前記イオン注入を
行なった高濃度のＮ型領域の深さが、前記白金膜膜厚の
３倍以上であることを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215053A JPS59105360A (ja) | 1982-12-08 | 1982-12-08 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57215053A JPS59105360A (ja) | 1982-12-08 | 1982-12-08 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105360A true JPS59105360A (ja) | 1984-06-18 |
Family
ID=16665977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57215053A Pending JPS59105360A (ja) | 1982-12-08 | 1982-12-08 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105360A (ja) |
-
1982
- 1982-12-08 JP JP57215053A patent/JPS59105360A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4432006A (en) | Semiconductor memory device | |
| US7061051B2 (en) | SCR-ESD structures with shallow trench isolation | |
| JPH02250331A (ja) | 半導体装置およびその製造方法 | |
| US4675713A (en) | MOS transistor | |
| JPS59105360A (ja) | 半導体集積回路装置 | |
| JP2765132B2 (ja) | 縦型電界効果トランジスタの製造方法 | |
| JP3063051B2 (ja) | 半導体装置の製造方法 | |
| JPH0656855B2 (ja) | 絶縁ゲ−ト型電界効果トランジスタ | |
| JPS60247974A (ja) | 半導体装置 | |
| JPH0552069B2 (ja) | ||
| JPS6158987B2 (ja) | ||
| JPS6091675A (ja) | 半導体装置 | |
| JPH0472771A (ja) | Ｍｏｓｆｅｔ | |
| JPH0324056B2 (ja) | ||
| JPH0320081A (ja) | 半導体集積回路 | |
| JP2900717B2 (ja) | 半導体装置 | |
| JPH0513705A (ja) | 半導体装置 | |
| JPH06151743A (ja) | 半導体集積回路素子 | |
| JPH0258267A (ja) | Ｍｉｓ型半導体集積回路装置の製造方法 | |
| JPS5895872A (ja) | 半導体集積回路装置 | |
| JPS62134927A (ja) | 半導体装置の製造方法 | |
| JPS58164241A (ja) | 半導体装置の製造方法 | |
| JPS6179260A (ja) | 高電圧絶縁ゲ−ト型電界効果トランジスタ | |
| JPS5848471A (ja) | ダイオ−ド | |
| JPS6369271A (ja) | 半導体装置及びその製造方法 |