JPS59105397A - 基板内個片の位置表示方法 - Google Patents

基板内個片の位置表示方法

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JPS59105397A
JPS59105397A JP21506982A JP21506982A JPS59105397A JP S59105397 A JPS59105397 A JP S59105397A JP 21506982 A JP21506982 A JP 21506982A JP 21506982 A JP21506982 A JP 21506982A JP S59105397 A JPS59105397 A JP S59105397A
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JP
Japan
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pattern
original
photomask
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hybrid integrated
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JP21506982A
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京野 昌男
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NEC Corp
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Nippon Electric Co Ltd
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  • Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
  • Chemical And Physical Treatments For Wood And The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は基板内個片の位置表示方法にかかり、とくに多
数個の混成集積回路を同一セラミック基板上に製造する
方法において、多数個の混成集積回路の基板内における
位置を明確にする位置表示の方法に関する。
一般に多数個の混成集積回路を基板上に形成するには、
セラミック基板上に、膜抵抗素子、服コンデンサ等の素
地となるべく例えばクンタル(′1′B)系金属膜等を
生成し、その後多数個のブロック(区画)からなる混成
集積回路パターンを写真化したフォトマスクを用い、ホ
トエツチング法によシバターン形成、次に電極金属(A
u4″υを被着、該フォトマスクと異なるパターンから
なる他のフォトマスクを用い再度ホトエツチング法によ
り、電極パターンを形成し構成する。以上より形成され
た数ケル数十ケの膜素子からなる各ブロックの混成集積
回路は、その後ブロック毎に、レーザ加工又はダイシン
グ加工法等により切断、分離し個片となる。切断されf
c個片は、基板内のどの部分から分離したものか予じめ
、個片に位置表示がない場合不明となる。その後個片に
装部:取付は用外部端子やトランジスタ又はダイオード
等の竿体素子を熱圧着等によシ外付けするさい又は前記
の外付は完了製品を装置に取付は使用している間に、該
製品に故障等の不具合が確率的に極少であるが生じる実
状にある。
以上の実状に対し、不具合の原因を究明し、次の製品化
の改良や品質向上に役立たせ、不具合製品の確率を更に
少なくすることになる。従って不具合の原因を究明する
際は、該当不具合製品が上記で述べた混成集積回路製造
過程との関連の明確度がよシ確実であればある稚子具合
調査が容易となることから、該セラミック基板より分離
された各ブロックの混成集積回路個片と、基板内のどの
部分より分離しまたものかとの位置相関をも必要とされ
る。従来技術によるセラミック基板上の混成薄膜集結回
路のパターン形成方法及び混成業種回路個片の基板同各
ブロック位置表示方法を第1図〜第5し1を参照して説
明する。
第1図、第4図、第5図は混成集積回路の製造工程を断
uTj図及び平面図で銘水したもの、第2図、第3図は
混成集積回路用フォトマスクの原画から原版迄の過程を
平面図で銘水したものである。先ずセラミック基板lの
全面にスパッタ等により混成集積回路を構成する膜抵抗
素子、胎コンデンサ等の素地となるべく金属 膜2を生
成する。次にホトレジスト3を塗布する。その後混成集
積回路用フォトマスク4を用い、紫外線5を照射して、
ホトレジストパターンを形成する(第1図)。この時上
記の混成集積回路用フォトマスクは、第2図の様に、所
望とする混成集積回路パターンの原寸よp数倍の各ブロ
ック6−1からなるブランク原画7(第2図a)と混成
集積回路を構成する膜素子パターン8−1からなるパタ
ーン原画9(第2図b)を作製する。その後写真技術に
よりパターン原画及びブランク原画を用いて、ブランク
にパターンをレピートし編集、縮小した写真原版(e)
か、又は前記と同様ブランクにパターンをレピートし、
m集縮小する途中過程での中間原版(第2図C)に、各
ブロックのパターン9間1゜−1のサイズに合わせた番
号表示のフィルム11−1を各ブロックに連番で貼シ付
ける。その後再び写真縮小した原寸のブロック位置表示
原版(第2図f)、あるいは第3図の様に、各ブロック
6−1からなるブランク原画7(第3図a)と、混成集
積回路を構成する膜素子パターン8−1と、パターンの
空間部分に番号表示をした各ブロックの連番表示11−
4をしたパターン原画(b)を作製し、写真、技術によ
シ編集、縮小した原寸のブロック位置表示原版(C)等
を、焼付けしたフィルムからなる。
以上のフォトマスクを用いて前記の製造工程を経て、次
にエツチング技術等によりフォトマスクパターンと同一
形状を、セラミック基板上の該金属薄膜からなる膜素子
パターンとして形成する。
セラミック基板上の膜素子パターンからなる混成集積回
路(1、第4図のごとくブロック毎に配列されるが前記
の製造工程において、ブロック位置表示のない原版よシ
のフォトマスクを使用した場合第4図(a)となりブロ
ック位置表示原版よシのフォトマスクを使用した場合第
4図(b)の様に、金属薄膜よりなる各ブロックの位置
表示番号11−3がパターン化されブロック毎に表示さ
れることになる。その後再度電極用金属を被着、ホトエ
ツチング技術をくシ返すことによシ混成集積回路のパタ
ー化が完了する。続いてセラミック基板上に多数ケのブ
ロック毎に配列された、同一の混成集積回路はブロック
毎に、レーザ加工やダイシング加工にて切断、分離され
る(第5図(a)、 (b) )。
以上、従来の混成集積回路の製造工程において、ブロッ
ク位置表示のないフォトマスクを使用し7た場合は、セ
ラミック基板上の各ブロックの集積回路個片を切断、分
離すると基板内の位置との対応性が不明となる。又ブロ
ック位置表示のあるフォトマスクを囲周した場合は、基
板内との位置対応が明確となるが、フォトマスクを作る
過程(第2図)では、中間原版の工程で番号表示のフィ
ルムを貼シクける際、手作業となり、フィルムの大きさ
に制約が生じる結果各ブロックにおけるパターンの空間
の大きさによっては番号表示のフィルム貼り付けが不可
能となる。又第3図の場合では、パターン原画に直接パ
ターンと同レベルの、隋度で作製出来、パターンの空間
の大きさによる制約は一般に少ないが、ブロック数と同
数のパターン原画を作製することから、パターン原画作
製コスト×ブロック数となりコストが大に−7にる欠点
がある。
本発明は、多数個の混成集積回路を同一セラミック基板
上に製造する方法において、極力位埴1表示に要するコ
ストを低減し、かつ位置表示の数字の大きさの制約を損
なうことのないことを目的として、フォトマスク用ブラ
ンク原画の各ブランクに予め、ナンバーリングし、その
後フォトマスク用パターン原画を写真技術により、レピ
ート、編集したフォトマスクを用いて、基板上の同一パ
ターンを有する各個片に一連ナンバーを転写することを
特徴とする位置表示方法を提供するもので、以下詳細に
説明する。
第6 [gl−第9図は、本発明の実施例に関する混成
集積回路の製造工程及びブロック毎の位置表示過程を平
面図及び断面図で銘水したものである。
第6図に示すように、セラミック基板1の全面にスパッ
タ等によシ金属薄膜2を生成する、次にホトレジス)3
e塗布する。その後混成集積回路用フォトマスク4を用
い、紫外線5を照射して、ホトレジストバクーンを形成
する。この時上記の混成集積回路用フォトマスクは、第
7図の様に、所望とする混成集積回路パターンの原寸よ
p数倍の各ブロック6−1、及びブロック位置表示番号
11−1からなるブランク原画7と、混成集積回路を構
成する膜余子パターン8−1からなるパターン原凹19
を作製するブラング原画上の各ブロックの数字位PMは
、予じめパターン原画の所望とするパターン空間位飢と
一紋するよう作画する。その後写真技術によりパターン
原画及びブランク原画を用いて、ブランクにパターンを
レビートし編:集、縮小した写真原版(C)から焼付し
た・ものと−する。該フォトマスクを用いて前記の製造
工程に経て、次にエッグーング技術等により、フォトマ
スクパターンと同一形状を第8図の様に、セラミック基
板上の膜素子パターン2−2、及び数字パターン11−
3としてパターン化することにJJ多数個のブロック毎
の混成集積回路パターンと谷ブロックの位1直衷示査号
が形成される。第9図はその後、再度電極用会戦を被着
、ホトエツチング技術をくシ返しパターン化完了後切断
分離した混成集積回路の個片である。
以上、この本発明の方法を従来方法と比較すると、従来
法ては、中間原版の過程でパターン9間と番号表示のフ
ィルムの大きさの制約から、位置表示の不可能なフォト
マスクとなる場合、又パターン原画をブロック数と同数
作画することになりコスト高となるのに対し、本発明I
Cよれはブランク原画の作画時、ブランク位置表示番号
も作画するため、パターン原画も1枚で良く、ブランク
原画に、パターン原画とほぼ同一精度で作画可能なこと
から従来法とほぼ同一の字体の大きさを有するものが祠
られ、位1h表示に要するコストを低減[7、かつ位置
表示の大きさの制約を損わすにすむ。
【図面の簡単な説明】
第1図〜第5図は従来技術のパターン形成方法及び基板
上の各ブロックの位負表示方法を工程順に示す平面図、
断面図であり、第6図〜第9図は本実施例を工程)−1
に示す平面図、断面図である。 図において、1・・・・・・セラミック基板、2−1・
・・・・・金属薄膜、2−2・・・・・・金属薄膜パタ
ーン、3・・・・・・ホトレジスト、4・・・・・・フ
ォトマスク、5・・・・・・紫外線、6−1・・・・・
・ブランク原画のブランク、6−2・・・・・・中間原
版のブランク、6−3・・・・・・原版のブランク、7
・・・・・・ブランク原画、8−1・・・・・・パター
ン原画のパターン、8−2・・・・・・中間原版のパタ
ーン、8−3・・・・・・原版のパターン、9・・・・
・・パターン原画、10−1・・・・・・中間原版にお
けるパターンの空間部、10−2・・・・・・パターン
原画におけるパターンの空間部、11−1・・・・・・
貼り付はフィルムにおける番号、11−2・・・・・・
原版における番号、11−3・・・・・・セラミック基
板−ヒの各ブロック番号、12・・・・・・貼υ付はフ
ィルムである。

Claims (1)

    【特許請求の範囲】
  1. フォトマスク用ブランク原画の各ブランクに、予じめナ
    ンバーリングしその後、フォトマスク用パターン原画を
    写真技術によシレビート、編集、縮小し、原版を作製、
    該原1版より焼き付けたフォトマスクを用いて、フォト
    エツチング方法により集積回路基板上の同一パターンを
    有する各個片に一連ナンバーを転写することを特徴とす
    る位置表示方法。
JP21506982A 1982-12-08 1982-12-08 基板内個片の位置表示方法 Granted JPS59105397A (ja)

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JP21506982A JPS59105397A (ja) 1982-12-08 1982-12-08 基板内個片の位置表示方法

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JPS59105397A true JPS59105397A (ja) 1984-06-18
JPH0139669B2 JPH0139669B2 (ja) 1989-08-22

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS485268U (ja) * 1971-06-04 1973-01-22

Patent Citations (1)

* Cited by examiner, † Cited by third party
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JPS485268U (ja) * 1971-06-04 1973-01-22

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