JPS59112352A - カ−トリツジ - Google Patents
カ−トリツジInfo
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- JPS59112352A JPS59112352A JP58190623A JP19062383A JPS59112352A JP S59112352 A JPS59112352 A JP S59112352A JP 58190623 A JP58190623 A JP 58190623A JP 19062383 A JP19062383 A JP 19062383A JP S59112352 A JPS59112352 A JP S59112352A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0615—Address space extension
- G06F12/0623—Address space extension for memory modules
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
- Color Television Systems (AREA)
- Two-Way Televisions, Distribution Of Moving Picture Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ディジタルメモリ素子または複数のアドレス
可能なメモリ場所を有する他のディジタル記憶装置にア
ドレスを伝達する所定数の信号ラインを用いたメモリ装
置に関し、更に詳しくは、メモリ素子をアドレスするの
に使用できる使用可能アドレスの数を増加するカートリ
ッジに関する。
可能なメモリ場所を有する他のディジタル記憶装置にア
ドレスを伝達する所定数の信号ラインを用いたメモリ装
置に関し、更に詳しくは、メモリ素子をアドレスするの
に使用できる使用可能アドレスの数を増加するカートリ
ッジに関する。
最近の電子技術の進歩、特にディジタル関係の進歩は、
多くのプロセッサを内蔵した大規模装置から、マイクロ
プロセッサを内蔵した消費財に至るまで、幅広く及んで
いる。消費者側について言えば、たとえばＴＶゲーム産
業では、ゲームプレイ動作を制御するマイクロプロセッ
サを内蔵した家庭用ビデオゲームの生産を行なっている
。
多くのプロセッサを内蔵した大規模装置から、マイクロ
プロセッサを内蔵した消費財に至るまで、幅広く及んで
いる。消費者側について言えば、たとえばＴＶゲーム産
業では、ゲームプレイ動作を制御するマイクロプロセッ
サを内蔵した家庭用ビデオゲームの生産を行なっている
。
現在かなり一般的に用いられているビデオゲームは、プ
レーヤによる操作装置（す力わち、操縦枠等）からのプ
レーヤ入力情報を受信しかつＴＶディスプレイユニット
を駆動するのに使用する電子信号を発生する電子回路や
、マイクロプロセッサを含んでいるコンソールユニット
を有している。
レーヤによる操作装置（す力わち、操縦枠等）からのプ
レーヤ入力情報を受信しかつＴＶディスプレイユニット
を駆動するのに使用する電子信号を発生する電子回路や
、マイクロプロセッサを含んでいるコンソールユニット
を有している。
このゲームコンソールは、カートリッジを取りはずし可
能に収容するレセプタクルを有している。
能に収容するレセプタクルを有している。
カートリッジは、プレイするビデオゲームのプログラム
を記憶する読出し専用メモリ（ＲＯＭ）を含む電子マイ
クロ回路を有している。このような交換可能なカートリ
ッジを複数個使用することによす、プレーヤは、ビデオ
ゲームのマイクロプロセッサをプログラムして、どのビ
デオゲームも選択できるようにしている。
を記憶する読出し専用メモリ（ＲＯＭ）を含む電子マイ
クロ回路を有している。このような交換可能なカートリ
ッジを複数個使用することによす、プレーヤは、ビデオ
ゲームのマイクロプロセッサをプログラムして、どのビ
デオゲームも選択できるようにしている。
ディジタル装置やビデオゲーム産業において製造された
装置に伴なう問題点の１つは、装置のアドレス可能々メ
モリスペース、す力わちプロセラ１５− サユニットによりアドレスされるアドレス可能なメモリ
場所の数が制限されていることである。このような制限
は、アドレス信号をメモリスペースに伝達するアドレス
バスを形成している信号ラインの数に関係している。た
とえば、前述したタイプのビデオゲームは、１２本の信
号ラインから成る装置のアドレスバスの一部を、適当な
配線やコネクタプラグを介して、カートリッジに含まれ
ているマイクロ回路のＲＯＭに接続している。この場合
、ビデオゲームを行なうためマ・ｆクロプロセッサ用の
プログラムインストラクションを含んでいるアドレス可
能＆ＲＯＭメモリ場所の数は、最大１２１２すなわち４
．０９６個である。プログラミング技術が改良されかつ
経験が積まれるにつれ、各カートリッジ内のアドレス可
能なメモリ場所の数を増加することが要求されてきた。
装置に伴なう問題点の１つは、装置のアドレス可能々メ
モリスペース、す力わちプロセラ１５− サユニットによりアドレスされるアドレス可能なメモリ
場所の数が制限されていることである。このような制限
は、アドレス信号をメモリスペースに伝達するアドレス
バスを形成している信号ラインの数に関係している。た
とえば、前述したタイプのビデオゲームは、１２本の信
号ラインから成る装置のアドレスバスの一部を、適当な
配線やコネクタプラグを介して、カートリッジに含まれ
ているマイクロ回路のＲＯＭに接続している。この場合
、ビデオゲームを行なうためマ・ｆクロプロセッサ用の
プログラムインストラクションを含んでいるアドレス可
能＆ＲＯＭメモリ場所の数は、最大１２１２すなわち４
．０９６個である。プログラミング技術が改良されかつ
経験が積まれるにつれ、各カートリッジ内のアドレス可
能なメモリ場所の数を増加することが要求されてきた。
しかし、通常のアドレス技術は、ゲームコンノール／カ
ートリッジコネクタに利用できるアドレス信号ラインの
数により制限されている。
ートリッジコネクタに利用できるアドレス信号ラインの
数により制限されている。
従って、現在のコネクタのアドレス信号ライン＝１６−
の数を変えること々く、アドレス可能なメモリ場所の数
を増加することが望まれている。
を増加することが望まれている。
本発明は、ディジタル装置においてアドレスし得るアド
レス場所の数を増加するバンクスイッチメモリを具備し
たカートリッジに関するものである。本発明は、特異の
アドレスに関連した特異のメモリ場所を有し通常のアド
レシングによシアドレスできるメモリスペースの数取上
に使用可能なメモリスペースを拡張するものである。特
に、本発明は、さらに別のアドレスラインを付加せずに
、ビデオゲーム装置のゲームカートリッジに含まれてい
るＲＯＭメモリ場所の数を増加するのに使用できる。
レス場所の数を増加するバンクスイッチメモリを具備し
たカートリッジに関するものである。本発明は、特異の
アドレスに関連した特異のメモリ場所を有し通常のアド
レシングによシアドレスできるメモリスペースの数取上
に使用可能なメモリスペースを拡張するものである。特
に、本発明は、さらに別のアドレスラインを付加せずに
、ビデオゲーム装置のゲームカートリッジに含まれてい
るＲＯＭメモリ場所の数を増加するのに使用できる。
本発明によれば、アドレスバスとメモリ素子との間に追
加アドレスデコード論理装置を設けている。このアドレ
スデコード論理装置は、アドレスバスに伝達されるアド
レス信号をモニタし、所定のアドレスを検出すると、選
択信号を発生する。、この選択信号は、好ましくは、ア
ドレスの最上位ビット（ＭＳＢ）としてアドレスバスを
介してＲＯＭのアドレス回路に送られる。この選択信号
は、他のあらかじめ選択されたアドレスを検出すると終
了する。従って、Ｎ個の信号ラインに制限されたアドレ
スバスを有し、最大２ 個のメモリ場所をアドレスする
今までのバイナリ装置は、今や、２Ｎ＋１個のメモリ場
所をアドレスできるようになる。
加アドレスデコード論理装置を設けている。このアドレ
スデコード論理装置は、アドレスバスに伝達されるアド
レス信号をモニタし、所定のアドレスを検出すると、選
択信号を発生する。、この選択信号は、好ましくは、ア
ドレスの最上位ビット（ＭＳＢ）としてアドレスバスを
介してＲＯＭのアドレス回路に送られる。この選択信号
は、他のあらかじめ選択されたアドレスを検出すると終
了する。従って、Ｎ個の信号ラインに制限されたアドレ
スバスを有し、最大２ 個のメモリ場所をアドレスする
今までのバイナリ装置は、今や、２Ｎ＋１個のメモリ場
所をアドレスできるようになる。
本発明の実施例では、アドレスデコード論理装置はフリ
ップフロップを有し、選択されたアドレスの所定アドレ
スを検出する時発生するパルスをフリップフロップのセ
ット／リセット入力に供給してパルスをラッチする。７
リツプフロツプの出力は選択信号を形成している。アド
レスバスにおける所定の第１アドレスは、７リツプフロ
ツプをセットする。この第１アドレスは、アドレスバス
の信号によシアクセスされる２ 個のＲＯＭメモリ場
所の一部を指定する。第２の所定アドレス信号は、フリ
ップフロップをリセットし、アドレスされる２Ｎ＋１個
のＲＯＭメモリ場所の他の部分を指１９一 定する。
ップフロップを有し、選択されたアドレスの所定アドレ
スを検出する時発生するパルスをフリップフロップのセ
ット／リセット入力に供給してパルスをラッチする。７
リツプフロツプの出力は選択信号を形成している。アド
レスバスにおける所定の第１アドレスは、７リツプフロ
ツプをセットする。この第１アドレスは、アドレスバス
の信号によシアクセスされる２ 個のＲＯＭメモリ場
所の一部を指定する。第２の所定アドレス信号は、フリ
ップフロップをリセットし、アドレスされる２Ｎ＋１個
のＲＯＭメモリ場所の他の部分を指１９一 定する。
装置を動作させるプログラムＲＯＭは本実施例では、ビ
デオゲームカートリッジ内に取りつけられた単一マイク
ロ回路゛チップ′°に組込まれている１ビデオゲームカ
ートリツジに含まれているプログラムＲＯＭに追加メモ
リを加えることによシ、今までのビデオゲーム装置は、
ビデオゲームをさらに複雑にプログラムすることができ
る。す力わち、今までのビデオゲームをより速く動作す
るよう改良し、またよシ多くのゲームを行なえるように
している。これらは、ゲームのマイクロプロセッサ制御
を指示するのに使用するマイクロインストラクションを
記憶するのに使用し得るメモリスペースを増すことによ
る利点のほんの一部である。
デオゲームカートリッジ内に取りつけられた単一マイク
ロ回路゛チップ′°に組込まれている１ビデオゲームカ
ートリツジに含まれているプログラムＲＯＭに追加メモ
リを加えることによシ、今までのビデオゲーム装置は、
ビデオゲームをさらに複雑にプログラムすることができ
る。す力わち、今までのビデオゲームをより速く動作す
るよう改良し、またよシ多くのゲームを行なえるように
している。これらは、ゲームのマイクロプロセッサ制御
を指示するのに使用するマイクロインストラクションを
記憶するのに使用し得るメモリスペースを増すことによ
る利点のほんの一部である。
しかし、本発明は、他の実施例におけるプログラムＲＯ
Ｍメモリ場所の数を増すことに限定されない。カートリ
ッジ内に内蔵されたマイクロプロセッサチップは、ラン
ダムアクセスメモリ（ＲＡＭ）とプログラムＲＯＭを含
むように構成することができる。本発明は、ＲＡＭに要
する書込み／読出し信号を発生させるのみならず、どの
メモリ（すなわちプログラムＲＯＭまたはＲＡＭ ）を
アクセスするかを選択するのにも使用できる。従って、
必要に応じて従来の装置にさらにＲＡＭメモリを備えて
もよい。このように、本発明は、内容を拡大し、増加し
たプログラムメモリスペースに対してさらにアドレスす
る能力を提供する。
Ｍメモリ場所の数を増すことに限定されない。カートリ
ッジ内に内蔵されたマイクロプロセッサチップは、ラン
ダムアクセスメモリ（ＲＡＭ）とプログラムＲＯＭを含
むように構成することができる。本発明は、ＲＡＭに要
する書込み／読出し信号を発生させるのみならず、どの
メモリ（すなわちプログラムＲＯＭまたはＲＡＭ ）を
アクセスするかを選択するのにも使用できる。従って、
必要に応じて従来の装置にさらにＲＡＭメモリを備えて
もよい。このように、本発明は、内容を拡大し、増加し
たプログラムメモリスペースに対してさらにアドレスす
る能力を提供する。
以下、添付の図面に基づいて、本発明の実施例について
説明する。
説明する。
第１図は、ゲームコンソール１４０ンケツト１２に出し
入れ可能々カートリッジ１０を含む市販されているビデ
オゲーム装置を示している。携帯用カートリッジは、電
子マイクロ回路１８を支持する回路板１６を有している
。回路板１６は、多くのプリント回路リード線２２を伴
ったコネクタ部分２０を有している。このコネクタは、
回路板１６のマイクロ回路１８とコンソール１４内のコ
ネクタとを電気的に接続する。
入れ可能々カートリッジ１０を含む市販されているビデ
オゲーム装置を示している。携帯用カートリッジは、電
子マイクロ回路１８を支持する回路板１６を有している
。回路板１６は、多くのプリント回路リード線２２を伴
ったコネクタ部分２０を有している。このコネクタは、
回路板１６のマイクロ回路１８とコンソール１４内のコ
ネクタとを電気的に接続する。
第２図の一部は、コンソール１４内の電子装置２０−
を示し、ゲーム電子装置３２を制御するマイクロプロセ
ッサユニット（ＭＰＵ）３０を含んでいる。
ッサユニット（ＭＰＵ）３０を含んでいる。
ＭＰＵ ３０とゲーム電子装置３２間の通信は、通常の
８ビツトデータバス３６と１２ビツトアドレスバス３８
とによって行表われる。ＭＰＵ３０とゲーム電子装置３
２は、発明者Ｍａｙｏｒによる１９７９年９月５日発行
の米国特許第４．１２２．４２２号、発明の名称「ビデ
オディスプレイスクリーン上に移動オブジェクトを発生
する方法及び装置」に示すような、ビデオゲームディス
プレイ用移動オブジェクトを発生する装置を有している
。
８ビツトデータバス３６と１２ビツトアドレスバス３８
とによって行表われる。ＭＰＵ３０とゲーム電子装置３
２は、発明者Ｍａｙｏｒによる１９７９年９月５日発行
の米国特許第４．１２２．４２２号、発明の名称「ビデ
オディスプレイスクリーン上に移動オブジェクトを発生
する方法及び装置」に示すような、ビデオゲームディス
プレイ用移動オブジェクトを発生する装置を有している
。
また、第２図は、カートリッジ内のマイクロ回路１８を
示し、この回路は、ＭＰＵ３０の動作を指示するのに用
いるプログラムインストラクションを含んだ読出し専用
メモリ（ＲＯＭ）４ Ｇを有している。ＲＯＭ４０のデ
ータ出力ライン４２は、コネクタ２０のコネクタリード
線２２＆によシデータバス３６に接続している。同様に
、１２ビツトアドレスバス３Ｂは、コネクタリード線２
２ｂによυプログラムＲＯＭ４Ｇのアドレス回路４６に
電気的に接続している。
示し、この回路は、ＭＰＵ３０の動作を指示するのに用
いるプログラムインストラクションを含んだ読出し専用
メモリ（ＲＯＭ）４ Ｇを有している。ＲＯＭ４０のデ
ータ出力ライン４２は、コネクタ２０のコネクタリード
線２２＆によシデータバス３６に接続している。同様に
、１２ビツトアドレスバス３Ｂは、コネクタリード線２
２ｂによυプログラムＲＯＭ４Ｇのアドレス回路４６に
電気的に接続している。
１２本のアドレス信号ライン４４は、アドレスデコード
論理装置４８を含む追加アドレス回路に接続している。
論理装置４８を含む追加アドレス回路に接続している。
アドレスデコード論理装置４８は、フリップフロップ５
０のセット（Ｓ）及びリセット（Ｒ８Ｔ）入力にそれぞ
れ接続したデコードＡ及びデコードＢ信号ラインに接続
している。フリップフロップ５０のＱ出力は、信号ライ
ン５２を介してＲＯＭ４０のアドレス回路４６に接続し
ている。
０のセット（Ｓ）及びリセット（Ｒ８Ｔ）入力にそれぞ
れ接続したデコードＡ及びデコードＢ信号ラインに接続
している。フリップフロップ５０のＱ出力は、信号ライ
ン５２を介してＲＯＭ４０のアドレス回路４６に接続し
ている。
このラインは、１２本のアドレス信号ライン４４と結合
し、ＲＯＭ４０をアドレスするための１３番目のアドレ
スラインとなる。
し、ＲＯＭ４０をアドレスするための１３番目のアドレ
スラインとなる。
ＭＰＵ３０からのアドレス信号は、ＲＯＭ４０をアクセ
スする。これらアドレス信号は、信号ライン４４を介し
てＲＯＭ４０のアドレス回路４６に送られる。このアド
レス回路４６には、フリップフロップ５０のＱ出力から
信号ライン５２を介して送られた信号がさらに供給され
る。フリップフロップ５０からのＱ出力信号はＲＯＭ４
０のメモリ場所を指定する１３ビツトアドレスの最上位
ビット（ＭＳＢ）として働く。言い換えれば、第２図に
示すように、フリップフロップ５０によυ発生した追加
信号は、ＲＯＭ４０のメモリ場所を２つの識別グループ
、グループＡ及びグループＢに分割する。
スする。これらアドレス信号は、信号ライン４４を介し
てＲＯＭ４０のアドレス回路４６に送られる。このアド
レス回路４６には、フリップフロップ５０のＱ出力から
信号ライン５２を介して送られた信号がさらに供給され
る。フリップフロップ５０からのＱ出力信号はＲＯＭ４
０のメモリ場所を指定する１３ビツトアドレスの最上位
ビット（ＭＳＢ）として働く。言い換えれば、第２図に
示すように、フリップフロップ５０によυ発生した追加
信号は、ＲＯＭ４０のメモリ場所を２つの識別グループ
、グループＡ及びグループＢに分割する。
グループＡは、フリップ７ｐツブ５０のＱ出力が論理０
の場合、アドレス信号ライン４４に送られるアドレス信
号によりアドレスし得るメモリ場所から成る。また、グ
ループＢは、フリップフロップ５０のＱ出力が論理１の
場合にアドレスされるメモリ場所から成る。
の場合、アドレス信号ライン４４に送られるアドレス信
号によりアドレスし得るメモリ場所から成る。また、グ
ループＢは、フリップフロップ５０のＱ出力が論理１の
場合にアドレスされるメモリ場所から成る。
ＲＯＭ４０に含まれている２つのメモリ場所のグループ
の選択は、デコードＡまたはデコードＢ信号ラインにそ
れぞれ供給される信号をアドレスデコード論理装置４８
に発生させるアドレスとして一対の１２ビツトアドレス
（アドレスＡ及びアドレスＢ）を指定することによシ行
なわれる。従って、フリップ７０ツブ５０のＱ出力が論
理Ｏであるとすると、ＲＯＭ４０のアドレス回路４６に
送られる１２ビツトアドレスは、フリップフロップ５０
のこの状態に関連したメモリ場所、すなわちグル２３− 一プＡをアクセスする。アドレス信号ライン４４に伝達
される各１２ビツトアドレスは、現在アクセスするアド
レスがアドレスＡまたはアドレスＢであるかどうかを決
定するアドレスデコード論理装置４Ｂにも供給される。
の選択は、デコードＡまたはデコードＢ信号ラインにそ
れぞれ供給される信号をアドレスデコード論理装置４８
に発生させるアドレスとして一対の１２ビツトアドレス
（アドレスＡ及びアドレスＢ）を指定することによシ行
なわれる。従って、フリップ７０ツブ５０のＱ出力が論
理Ｏであるとすると、ＲＯＭ４０のアドレス回路４６に
送られる１２ビツトアドレスは、フリップフロップ５０
のこの状態に関連したメモリ場所、すなわちグル２３− 一プＡをアクセスする。アドレス信号ライン４４に伝達
される各１２ビツトアドレスは、現在アクセスするアド
レスがアドレスＡまたはアドレスＢであるかどうかを決
定するアドレスデコード論理装置４Ｂにも供給される。
装置４８に供給されない場合、アドレスデコード論理装
置４８は作動せず、信号はデコードＡ及びデコードＢ信
号ラインには伝達されず、フリップフロップは現状のま
まである。
置４８は作動せず、信号はデコードＡ及びデコードＢ信
号ラインには伝達されず、フリップフロップは現状のま
まである。
しかし、グループＢのメモリ場所の１つをアクセスする
場合、アドレスＢがアドレス信号ライン４４に伝達され
る。アドレスデコード論理装置４Ｂはこのアドレスをデ
コードし、デコードＢ信号ラインを介して７リツプフロ
ツプ５０のＳ入力にパルスを送る。このパルスはフリッ
プフロップをセットしかつＱ出力は論理１になる。その
後、信号２イン４４に伝達される全ての１２ビツトアド
レスによシ、フリップフロップ５０のこの現在の状態に
関連したメモリ場所、たとえばグループＢのメモリ場所
を、アドレスＢがＲＯＭ４０に伝達され２４− フリップフロップ５０を切換えて別のグループのメモリ
場所をアクセスするまで、アクセスする。
場合、アドレスＢがアドレス信号ライン４４に伝達され
る。アドレスデコード論理装置４Ｂはこのアドレスをデ
コードし、デコードＢ信号ラインを介して７リツプフロ
ツプ５０のＳ入力にパルスを送る。このパルスはフリッ
プフロップをセットしかつＱ出力は論理１になる。その
後、信号２イン４４に伝達される全ての１２ビツトアド
レスによシ、フリップフロップ５０のこの現在の状態に
関連したメモリ場所、たとえばグループＢのメモリ場所
を、アドレスＢがＲＯＭ４０に伝達され２４− フリップフロップ５０を切換えて別のグループのメモリ
場所をアクセスするまで、アクセスする。
同様に、フリップフロップ５０がセットされ、グループ
Ｂのメモリ場所をアドレスすれば、アドレスデコード論
理装置４８は、アドレス信号ラインに現われるアドレス
Ａに応じてデコード人信号を発生する。この信号はフリ
ップフロップ５０をリセットし、Ｑ出力を論理１にセッ
トし、かつグループＡのメモリ場所をアドレスする。
Ｂのメモリ場所をアドレスすれば、アドレスデコード論
理装置４８は、アドレス信号ラインに現われるアドレス
Ａに応じてデコード人信号を発生する。この信号はフリ
ップフロップ５０をリセットし、Ｑ出力を論理１にセッ
トし、かつグループＡのメモリ場所をアドレスする。
アドレス回路４６に供給されるアドレスによシ、ＲＯＭ
４０の選択されたメモリ場所の内容はデータ出力ライン
４２に現われる。ライン４２からこの内容は、コネクタ
リード線２２＆を介してゲームコンノール１４内のデー
タバス３６に伝達される。
４０の選択されたメモリ場所の内容はデータ出力ライン
４２に現われる。ライン４２からこの内容は、コネクタ
リード線２２＆を介してゲームコンノール１４内のデー
タバス３６に伝達される。
代表的には、多くの市販されているメモリ装置のＲＯＭ
及びランダムアクセスメモリ（ＲＡＭ）は、必要に応じ
て特定のメモリ装置のチップを選択できるチップ選択（
ＣＳ）ピンを備えている。このタイプのメモリ装置の多
くは、トライステートデータ出力回路と結合しｆｃｃｓ
入力を内蔵し、２つまたはそれ以上のメモリ装置の出力
ラインを並列接続するようになっている。第３図は、こ
のようなメモリ装置を用いている本発明の別の実施例を
示し、第２図と同様の素子については、第２図において
使用した参照番号と同じ番号を用いている。
及びランダムアクセスメモリ（ＲＡＭ）は、必要に応じ
て特定のメモリ装置のチップを選択できるチップ選択（
ＣＳ）ピンを備えている。このタイプのメモリ装置の多
くは、トライステートデータ出力回路と結合しｆｃｃｓ
入力を内蔵し、２つまたはそれ以上のメモリ装置の出力
ラインを並列接続するようになっている。第３図は、こ
のようなメモリ装置を用いている本発明の別の実施例を
示し、第２図と同様の素子については、第２図において
使用した参照番号と同じ番号を用いている。
第３図に示すように、ＲＯＭ４０Ａは、追加メモリ４０
Ｂ （ＲＯＭまたはＲＡＭ ）に伴っておシ、またカー
トリッジ１０（第１図）内の回路板１６により支持され
ている。ＲＯＭ４０Ａと追加メモリ４０Ｂとからのデー
タ出力ライン４２Ａ 、 ４２Ｂは、並列にデータライ
ン４２に接続している。アドレス信号ライン４４は、Ｒ
ＯＭ ４０Ａと追加メモリ４０Ｂのアドレス回路（第３
図では示されていない）と、第２図と同様にアドレスデ
コード論理装置４Ｂとに接続している。さらに、アドレ
スデコード論理装置４８は、第２図と同様に、デコード
Ａ及びデコードＢ信号ラインを介してフリップフロップ
５０のＳ及びＲ８Ｔ入力に接続している。フリップフロ
ップ５０のＱ及びＱ出力は、それぞれ信号ライン５２Ａ
。
Ｂ （ＲＯＭまたはＲＡＭ ）に伴っておシ、またカー
トリッジ１０（第１図）内の回路板１６により支持され
ている。ＲＯＭ４０Ａと追加メモリ４０Ｂとからのデー
タ出力ライン４２Ａ 、 ４２Ｂは、並列にデータライ
ン４２に接続している。アドレス信号ライン４４は、Ｒ
ＯＭ ４０Ａと追加メモリ４０Ｂのアドレス回路（第３
図では示されていない）と、第２図と同様にアドレスデ
コード論理装置４Ｂとに接続している。さらに、アドレ
スデコード論理装置４８は、第２図と同様に、デコード
Ａ及びデコードＢ信号ラインを介してフリップフロップ
５０のＳ及びＲ８Ｔ入力に接続している。フリップフロ
ップ５０のＱ及びＱ出力は、それぞれ信号ライン５２Ａ
。
５２Ｂを介してＲＯＭ４０Ａと追加メモリ４０ＢのＣＳ
入力に接続している。
入力に接続している。
第３図の実施例では、メモリ場所は、２つのグループに
物理的に分割されている。一方のグループのメモリ場所
はＲＯＭ４０Ａにあシ、他方のグループのメモリ場所は
追加メモリ４０Ｂにある。２つのグループのいずれをア
クセスするかという選択は、（第２図の実施例と同様に
）伝達すべき２つのアドレスを指定して、受信したアド
レスに相当する出力信号をアドレスデコード論理装置４
８がデコードＡまたはデコードＢ信号２インに送ること
によ多行なわれる。たとえば、所定のアドレスＡ１を選
択してフリップフロップ５０をセットする。
物理的に分割されている。一方のグループのメモリ場所
はＲＯＭ４０Ａにあシ、他方のグループのメモリ場所は
追加メモリ４０Ｂにある。２つのグループのいずれをア
クセスするかという選択は、（第２図の実施例と同様に
）伝達すべき２つのアドレスを指定して、受信したアド
レスに相当する出力信号をアドレスデコード論理装置４
８がデコードＡまたはデコードＢ信号２インに送ること
によ多行なわれる。たとえば、所定のアドレスＡ１を選
択してフリップフロップ５０をセットする。
するドアリップフロップ５０のＱ出力は論理１になυ、
Ｑ出力は論理Ｏになる。フリップフロップ５０の各出力
は、ＲＯＭ４０Ａと追加メモリ４０ＢのＣＳ入力にそれ
ぞれ伝達され、ＲＯＭ４０Ａからのデータを選択して出
力ライン４２Ａに送シ、追加メモリ４０Ｂの選択を解除
する。また、アドレス信号ライン４４に所定のアドレス
Ｂがある場合、アドレスデコード論理装置４８はデコー
ドＢ信号ライン２７− に信号を生じ、フリップフロップ５０をリセットし、フ
リップフロップのＱ及びＱ出力の二進状態は反転する。
Ｑ出力は論理Ｏになる。フリップフロップ５０の各出力
は、ＲＯＭ４０Ａと追加メモリ４０ＢのＣＳ入力にそれ
ぞれ伝達され、ＲＯＭ４０Ａからのデータを選択して出
力ライン４２Ａに送シ、追加メモリ４０Ｂの選択を解除
する。また、アドレス信号ライン４４に所定のアドレス
Ｂがある場合、アドレスデコード論理装置４８はデコー
ドＢ信号ライン２７− に信号を生じ、フリップフロップ５０をリセットし、フ
リップフロップのＱ及びＱ出力の二進状態は反転する。
よって、メモリ装置をアクセスした時、追加メモｌ７４
０Ｂが選択され、ＲＯＭ４０の選択は解除される。
０Ｂが選択され、ＲＯＭ４０の選択は解除される。
力お、本発明は、指定されたメモリスペースの２つの部
分間での選択に限定されるものではなく、アドレスデコ
ード論理装置４Ｂを拡張し、それに応じて必要なフリッ
プフロップの数を増やせば、複数のメモリ場所グループ
中での選択をするために、３つまたはそれ以上の所定の
アドレスを指定するようにもできる。
分間での選択に限定されるものではなく、アドレスデコ
ード論理装置４Ｂを拡張し、それに応じて必要なフリッ
プフロップの数を増やせば、複数のメモリ場所グループ
中での選択をするために、３つまたはそれ以上の所定の
アドレスを指定するようにもできる。
第４図は、第３図の実施例を拡大したものである。第４
図の複数のメモリ装置Ａ−Ｍは、出力ライン４２に並列
接続したデータ出力ライン５８八−５８Ｍをそれぞれ有
している。アドレス信号ライン４４は、各メモＩＪＡ−
Ｍのアドレス回路（図示せず）と、アドレス信号２イン
４４に伝達されたアドレス信号をモニタするアドレスデ
コード論理装置６０とに接続している。アクセス用メモ
リＡ −２８− Ｍの１つを選択するよう指定された所定のアドレスの１
つを検出することによシ、アドレスデコード論理装置６
０は、パルス信号を発生し、この信号は信号ラインセレ
クトＡ〜セレクトＭの１つを介してラッチ回路網６２に
送られる。複数のフリップフロップから成る。各信号ラ
インセレクトＡ〜セレクトＭ用のラッチ回路網６２は、
アドレスデコード論理装置６０から異なる信号を受信す
るまで、受信信号を一時記憶する。出力２イン６４＆−
６４ｍは、それぞれメモリＡ−Ｍのチップ選択（ＣＳ）
入力に接続している。
図の複数のメモリ装置Ａ−Ｍは、出力ライン４２に並列
接続したデータ出力ライン５８八−５８Ｍをそれぞれ有
している。アドレス信号ライン４４は、各メモＩＪＡ−
Ｍのアドレス回路（図示せず）と、アドレス信号２イン
４４に伝達されたアドレス信号をモニタするアドレスデ
コード論理装置６０とに接続している。アクセス用メモ
リＡ −２８− Ｍの１つを選択するよう指定された所定のアドレスの１
つを検出することによシ、アドレスデコード論理装置６
０は、パルス信号を発生し、この信号は信号ラインセレ
クトＡ〜セレクトＭの１つを介してラッチ回路網６２に
送られる。複数のフリップフロップから成る。各信号ラ
インセレクトＡ〜セレクトＭ用のラッチ回路網６２は、
アドレスデコード論理装置６０から異なる信号を受信す
るまで、受信信号を一時記憶する。出力２イン６４＆−
６４ｍは、それぞれメモリＡ−Ｍのチップ選択（ＣＳ）
入力に接続している。
動作において、アドレス信号はアドレス信号ライン４４
を介して、メモリＡ−Ｍの各メモリ回路に供給される。
を介して、メモリＡ−Ｍの各メモリ回路に供給される。
アドレスによシ指定されたメモリ場所からのデータは、
０８人力によシ選択され九メそりに相当するデータ出力
ライン５８Ａ−５８Ｍのいずれかに生じる。通常はいつ
でもメモＩＪＡ−Ｍの中の１つだけが選択され、従って
、チップ選択信号は、いかなる瞬間にも信号ライン６４
ａ−６４ｍの中の１つにのみ生じている。特定のメモリ
Ａ −Ｍの選択は、基本的には第２図及び第３図におい
て述べたように行表われる。メモＩＪＡ−Ｍに対応する
所定のアドレス信号ライン４４に送られるど、アドレス
デコード論理装置は、セレクトＡ〜セレク）Ｍ信号ライ
ンの１つにパルスを生ずる。発生したパルスは、ラッチ
回路網６２に送られ、それに対応して、チップ選択信号
が信号ライン６４ａ−６４ｍの１つだけを通って、デコ
ードされた所定のアドレスに相当するメモリＡ−ＭのＣ
８入力に送られる。
０８人力によシ選択され九メそりに相当するデータ出力
ライン５８Ａ−５８Ｍのいずれかに生じる。通常はいつ
でもメモＩＪＡ−Ｍの中の１つだけが選択され、従って
、チップ選択信号は、いかなる瞬間にも信号ライン６４
ａ−６４ｍの中の１つにのみ生じている。特定のメモリ
Ａ −Ｍの選択は、基本的には第２図及び第３図におい
て述べたように行表われる。メモＩＪＡ−Ｍに対応する
所定のアドレス信号ライン４４に送られるど、アドレス
デコード論理装置は、セレクトＡ〜セレク）Ｍ信号ライ
ンの１つにパルスを生ずる。発生したパルスは、ラッチ
回路網６２に送られ、それに対応して、チップ選択信号
が信号ライン６４ａ−６４ｍの１つだけを通って、デコ
ードされた所定のアドレスに相当するメモリＡ−ＭのＣ
８入力に送られる。
電子回路の固有の伝播遅れや他の要因によシ、アドレス
デコード論理装置４８（第２図及び第３図）またはアド
レスデコード論理装置６０（第４図）が受信するアドレ
ス信号の変化は、周知のように同時には変化しない。す
々わち、これら信号ラインに生ずる状態の変化は、一方
が進んでいるか遅れているかするので、このよう々過渡
的状態では不本意にも複数のアドレスが一時的に現われ
る。従って、問題になっているアドレスデコード論理装
置が、これら過渡的な信号に誤って反応して、誤ったメ
モリ場所をアクセスしないようにするために、何らかの
措置をとらなければならない。
デコード論理装置４８（第２図及び第３図）またはアド
レスデコード論理装置６０（第４図）が受信するアドレ
ス信号の変化は、周知のように同時には変化しない。す
々わち、これら信号ラインに生ずる状態の変化は、一方
が進んでいるか遅れているかするので、このよう々過渡
的状態では不本意にも複数のアドレスが一時的に現われ
る。従って、問題になっているアドレスデコード論理装
置が、これら過渡的な信号に誤って反応して、誤ったメ
モリ場所をアクセスしないようにするために、何らかの
措置をとらなければならない。
このような誤動作を阻止する一つの方法として、デコー
ディングプロセスを同期させるものがある。
ディングプロセスを同期させるものがある。
す々わち、これはデコードＡ〜デコードＢ（第２図及び
第３図）またはセレクトＡ〜セレクトＭ（第４図）信号
をクロック信号によυゲーテインクさせるものである。
第３図）またはセレクトＡ〜セレクトＭ（第４図）信号
をクロック信号によυゲーテインクさせるものである。
しかし、これはクロック信号を各アドレスデコード論理
装置へ伝達するだめのクロック信号ラインを必要とする
。第５図は、このよう力筒信号を妨げる別の方法を示し
ている。
装置へ伝達するだめのクロック信号ラインを必要とする
。第５図は、このよう力筒信号を妨げる別の方法を示し
ている。
第５図は、本発明の他の実施例である。第５図における
ＲＯＭ７０（す力わち、メモリ場所のプレイ）は、アド
レス回路７２からの特定のデコード化列及び行信号を列
及び行信号２イン７６．７８を介して受信する。アドレ
ス回路７２によシ発生された信号は、アドレス信号Ｔ４
によシアドレス回路Ｔ２に送られたアドレス信号によシ
指定されたＲＯＭアレイ７０の特定のメモリ場所を選択
する。
ＲＯＭ７０（す力わち、メモリ場所のプレイ）は、アド
レス回路７２からの特定のデコード化列及び行信号を列
及び行信号２イン７６．７８を介して受信する。アドレ
ス回路７２によシ発生された信号は、アドレス信号Ｔ４
によシアドレス回路Ｔ２に送られたアドレス信号によシ
指定されたＲＯＭアレイ７０の特定のメモリ場所を選択
する。
アドレス論理装置８０は、信号ライングループ３１−
８３を介して所定数の列及び行信号ライン７６゜Ｔ８に
接続し、あらかじめ選択されたアドレスをデコードする
。アドレス論理装置８０は、ＲＯＭアレイ７０のメモリ
場所の１グループすなわち「バンク」から他のグループ
への切換えを宍わしているあらかじめ選択されたアドレ
スを検出することによシ、デコードＡ及びデコードＢ信
号を発生する。単安定マルチバイブレータ装置す々わち
「ワンショット−１８２は、アドレス論理装置８０から
のデコー ドＡ及びデコードＢ信号を受信し、フリップ
フロップ８４のセット（Ｓ）及びリセット（Ｒ８Ｔ）
入力に供給する前にデコードＡ及びデコードＢ信号を
安定化することによυ、アドレスライン７６．７８の誤
った過渡信号による不本意な反転を妨げる。フリップ７
０ツブ８４のＱ出力は、本実施例では、アドレスの最上
位ピッ）（ＭＯＢ’）としてアドレス回路７２に供給さ
れる。
接続し、あらかじめ選択されたアドレスをデコードする
。アドレス論理装置８０は、ＲＯＭアレイ７０のメモリ
場所の１グループすなわち「バンク」から他のグループ
への切換えを宍わしているあらかじめ選択されたアドレ
スを検出することによシ、デコードＡ及びデコードＢ信
号を発生する。単安定マルチバイブレータ装置す々わち
「ワンショット−１８２は、アドレス論理装置８０から
のデコー ドＡ及びデコードＢ信号を受信し、フリップ
フロップ８４のセット（Ｓ）及びリセット（Ｒ８Ｔ）
入力に供給する前にデコードＡ及びデコードＢ信号を
安定化することによυ、アドレスライン７６．７８の誤
った過渡信号による不本意な反転を妨げる。フリップ７
０ツブ８４のＱ出力は、本実施例では、アドレスの最上
位ピッ）（ＭＯＢ’）としてアドレス回路７２に供給さ
れる。
第６図は、第５図のアドレス論理装置８０．ワンショッ
ト８２．フリップフロップ８４の詳細を示している。図
示のように、アドレス論理装置８０＝３２− は、アドレス回路７２（第５図）にょシ行なわれる最初
のデコーディングを利用している。１６進法のアドレス
ＦＦ８とＦＦ９は、フリップフロップ８４をセットまた
はリセットするのに使用される所定のアドレスとして選
択される。第６図にかすように、アドレス回路７２によ
る最初のデコードの後、所定の１６進アドレスＦＦ８は
、アクティブなＲＯＷ １２７またはＲ０１ｉＶ２５５
及びＣＯＬＴＪＭＮ（ＣＯＬ）２４信号に対応している
。同様に、アクティブなＲＯＷ１２７またはＲＯＷ ２
５５及びＣ０Ｌ２５信号は、所定の１６進アドレスＦＦ
９に対応している。さらに、チップ選択（ＳＣ）信号は
、本発明を内蔵している装置の他のメモリ素子（図示せ
ず）とは逆に、アク゛セス用のＲＯＭアレイＴＯの選択
を指示するのに使用される。本実施例では、Ｃ６信号は
、アクティブＬＯＷである。すなわち論理０がＲＯＭア
レイ７゜の選択を指定する。
ト８２．フリップフロップ８４の詳細を示している。図
示のように、アドレス論理装置８０＝３２− は、アドレス回路７２（第５図）にょシ行なわれる最初
のデコーディングを利用している。１６進法のアドレス
ＦＦ８とＦＦ９は、フリップフロップ８４をセットまた
はリセットするのに使用される所定のアドレスとして選
択される。第６図にかすように、アドレス回路７２によ
る最初のデコードの後、所定の１６進アドレスＦＦ８は
、アクティブなＲＯＷ １２７またはＲ０１ｉＶ２５５
及びＣＯＬＴＪＭＮ（ＣＯＬ）２４信号に対応している
。同様に、アクティブなＲＯＷ１２７またはＲＯＷ ２
５５及びＣ０Ｌ２５信号は、所定の１６進アドレスＦＦ
９に対応している。さらに、チップ選択（ＳＣ）信号は
、本発明を内蔵している装置の他のメモリ素子（図示せ
ず）とは逆に、アク゛セス用のＲＯＭアレイＴＯの選択
を指示するのに使用される。本実施例では、Ｃ６信号は
、アクティブＬＯＷである。すなわち論理０がＲＯＭア
レイ７゜の選択を指定する。
第６図のアドレス論理装置８０は、Ｒ（ｌ信号ライン７
６（第５図）からのＲＯＷ１２７及びＲＯＷ２５５信号
を受信するだめの２人力ＮＯＲゲート９０を有し、これ
ら信号のＯＲ機能を行なう。３人力Ｎ（Ｒゲート９２．
９４はＡＮＤゲートとして機能する。
６（第５図）からのＲＯＷ１２７及びＲＯＷ２５５信号
を受信するだめの２人力ＮＯＲゲート９０を有し、これ
ら信号のＯＲ機能を行なう。３人力Ｎ（Ｒゲート９２．
９４はＡＮＤゲートとして機能する。
ＮＯＲゲート９２は、ＮＯＲゲート９０により生じた信
号とＣ８２４とのＡＭＤＩＮＧを行ない、ＮＯＲゲート
９４は、ＮＯＲゲート９０の出力とＣ０Ｌ２５信号との
論理積を行なう。Ｃ８信号は、ＮＯＲゲート９２または
Ｓ４をエネーブルするように作用する。ＮＯＲゲート９
２．９４の出力は、信号ラインＦＦ８ 、 ＦＦ９に送
られ、どれらは、アドレス信号ラインＴ４に伝達された
１６進アドレスＦＦ８またはＦＦ９のどちらかを認識す
るよう指定する。
号とＣ８２４とのＡＭＤＩＮＧを行ない、ＮＯＲゲート
９４は、ＮＯＲゲート９０の出力とＣ０Ｌ２５信号との
論理積を行なう。Ｃ８信号は、ＮＯＲゲート９２または
Ｓ４をエネーブルするように作用する。ＮＯＲゲート９
２．９４の出力は、信号ラインＦＦ８ 、 ＦＦ９に送
られ、どれらは、アドレス信号ラインＴ４に伝達された
１６進アドレスＦＦ８またはＦＦ９のどちらかを認識す
るよう指定する。
２つの信号ラインＦＦ８．ＦＦ９ は、ワンショット８
２の入力段を形成しているＮＯＲゲート９Ｂに供給され
る。ＮＯＲゲート９８の出力は、４つのインバータ１０
０，１０２，１０４．１０６とキャパシタＣ１゜’
Ｃ２から成る遅延回路網とＮＯＲゲート１０８に
供給される。遅延回路網の最後のインバータ１０６の出
力は、転送スイッチＴＩ、Ｔ２の制御端子のほか、ＮＯ
Ｒゲート１０８にも供給される。ＮＯＲゲート９８の出
力信号が、インバータ１００〜１０６及びキャノ（シタ
Ｃ１及びＣ２とによる遅延回路を通過する時間によυ決
定される十分力時間、存在し続ける彦らば、信号は有効
力ものとみ力され、ＮＯＲゲート１０８はアクティブに
ガる。同時に、転送スイッチがオフになると、信号ライ
ンＦＦ＆またはＦＦ９によりＲまたはＳに記憶されたデ
コード化アドレス信号はフリップフロップ８４をセット
またはリセットする。
２の入力段を形成しているＮＯＲゲート９Ｂに供給され
る。ＮＯＲゲート９８の出力は、４つのインバータ１０
０，１０２，１０４．１０６とキャパシタＣ１゜’
Ｃ２から成る遅延回路網とＮＯＲゲート１０８に
供給される。遅延回路網の最後のインバータ１０６の出
力は、転送スイッチＴＩ、Ｔ２の制御端子のほか、ＮＯ
Ｒゲート１０８にも供給される。ＮＯＲゲート９８の出
力信号が、インバータ１００〜１０６及びキャノ（シタ
Ｃ１及びＣ２とによる遅延回路を通過する時間によυ決
定される十分力時間、存在し続ける彦らば、信号は有効
力ものとみ力され、ＮＯＲゲート１０８はアクティブに
ガる。同時に、転送スイッチがオフになると、信号ライ
ンＦＦ＆またはＦＦ９によりＲまたはＳに記憶されたデ
コード化アドレス信号はフリップフロップ８４をセット
またはリセットする。
フリップフロップ８４は、図示のように、フリップフロ
ップの二安定部分すなわちラッチ部分を形成する、交差
接続した一対のＮＯＲゲー） １１０゜１１２を有して
いる。ＡＮＤゲート１１４は、フリップフロップ８４の
ゲート化リセット入力を形成し、ＡＮＤゲート１１６は
、フリップフロップのゲート化セット入力を形成してい
る。ＡＮＤゲー） １１４．１１６の出力信号は、フリ
ップフロップのラッチ部分（ＮＯＲゲー） １１０ 、
１１２ ）をそれぞれリセットまたはセットし、場合に
応じて、フリップフロップのＱ出力を論理０または論理
１にする。
ップの二安定部分すなわちラッチ部分を形成する、交差
接続した一対のＮＯＲゲー） １１０゜１１２を有して
いる。ＡＮＤゲート１１４は、フリップフロップ８４の
ゲート化リセット入力を形成し、ＡＮＤゲート１１６は
、フリップフロップのゲート化セット入力を形成してい
る。ＡＮＤゲー） １１４．１１６の出力信号は、フリ
ップフロップのラッチ部分（ＮＯＲゲー） １１０ 、
１１２ ）をそれぞれリセットまたはセットし、場合に
応じて、フリップフロップのＱ出力を論理０または論理
１にする。
第５図及び第６図に示した実施例の動作につい３５−
て説明する。連続したアドレス信号は、信号ラインＴ４
を介してアドレス回路７２に伝達される。
を介してアドレス回路７２に伝達される。
アドレス回路７２により発生された選択デコード信号（
すなわち、Ｃ０Ｌ２４ 、 Ｃ０Ｌ２５ 、 ＲＯＷ１
２７゜ＲＯＷ２５５ ）は、アドレス論理装置８０のＮ
ＯＲゲー）９０．９２．９４に供給される。信号ライン
Ｔ４のアドレス信号がいか々る瞬間にも所定のアドレス
ＦＦ８またはｔＦ９のいずれかを形成し、Ｃ６が（アク
セス用ＲＯＭアレイ７０を選択する）論理０の場合、そ
れに対応する信号が信号ラインＦＦ８またはＦＦ９の一
方に現われる。この信号は、信号ラインＦＦ８またはＦ
Ｆ９を介してＮＯＲゲート９８に送られ、インバータ１
００−１０６による遅延が行々われた後、ＮＯＲゲート
１０Ｂと転送スイッチＴＩ。
すなわち、Ｃ０Ｌ２４ 、 Ｃ０Ｌ２５ 、 ＲＯＷ１
２７゜ＲＯＷ２５５ ）は、アドレス論理装置８０のＮ
ＯＲゲー）９０．９２．９４に供給される。信号ライン
Ｔ４のアドレス信号がいか々る瞬間にも所定のアドレス
ＦＦ８またはｔＦ９のいずれかを形成し、Ｃ６が（アク
セス用ＲＯＭアレイ７０を選択する）論理０の場合、そ
れに対応する信号が信号ラインＦＦ８またはＦＦ９の一
方に現われる。この信号は、信号ラインＦＦ８またはＦ
Ｆ９を介してＮＯＲゲート９８に送られ、インバータ１
００−１０６による遅延が行々われた後、ＮＯＲゲート
１０Ｂと転送スイッチＴＩ。
Ｔ２を切換える。転送スイッチＴＩ、Ｔ２が切換わる時
上記信号がまた信号ラインＦＦ８またはＦＦ９にある場
合、この信号はフリップフロップ８４のＲまたはＳ入力
に送られ、同時に、ＡＮＤゲート１１４ 、１１６は、
ＮＯＲゲート１０８の出力信号によシエネープルとなシ
、よってフリップフロップは、３６− 場合に応じてリセットまたはセットされる。
上記信号がまた信号ラインＦＦ８またはＦＦ９にある場
合、この信号はフリップフロップ８４のＲまたはＳ入力
に送られ、同時に、ＡＮＤゲート１１４ 、１１６は、
ＮＯＲゲート１０８の出力信号によシエネープルとなシ
、よってフリップフロップは、３６− 場合に応じてリセットまたはセットされる。
一方、ＮＯＲゲート９２または９４によシブコードされ
たアドレス信号が、おるアドレスから他のアドレスに変
化したことによる単なる過渡信号の場合、この信号は、
転送スイッチＴＩ、Ｔ２が切換った時には存在せず、伝
播時間が終了した時、ＮＯＲゲート１０８はディスエー
ブルとなる。従って、フリップフロップ８４のＡＮＤゲ
ート１１４ 、１１６はディスエーブルのｉｔで、フリ
ップフロップの状態は変化しない。
たアドレス信号が、おるアドレスから他のアドレスに変
化したことによる単なる過渡信号の場合、この信号は、
転送スイッチＴＩ、Ｔ２が切換った時には存在せず、伝
播時間が終了した時、ＮＯＲゲート１０８はディスエー
ブルとなる。従って、フリップフロップ８４のＡＮＤゲ
ート１１４ 、１１６はディスエーブルのｉｔで、フリ
ップフロップの状態は変化しない。
本発明によれば、−グループのメモリ場所から他のグル
ープへ切換わる場合、２つのメモリ場所は各所定の゛ス
イッチング′”アドレスによシアクセスされる。たとえ
ば、第５図及び第６図において、１６進アドレスＦＦ８
は、２つのメモリ場所をアクセスする。一つは、フリッ
プフロップＢ４のＱ出力が論理１の場合であシ、一方は
Ｑ出力が論理０の場合である。従って、本実施例では、
アドレス回路７２へのＭ８Ｂ入力に関係かく、６０進ア
ドレス信号ＦＦ８ 、ＦＦ９によシ特定されるこれらメ
モリ場所は、Ｎｏ−０ＰＥＲＡＴＩＯＮ （ＮＯＰ）イ
ンストラクションすかわち指定機能を含んでいる。
ープへ切換わる場合、２つのメモリ場所は各所定の゛ス
イッチング′”アドレスによシアクセスされる。たとえ
ば、第５図及び第６図において、１６進アドレスＦＦ８
は、２つのメモリ場所をアクセスする。一つは、フリッ
プフロップＢ４のＱ出力が論理１の場合であシ、一方は
Ｑ出力が論理０の場合である。従って、本実施例では、
アドレス回路７２へのＭ８Ｂ入力に関係かく、６０進ア
ドレス信号ＦＦ８ 、ＦＦ９によシ特定されるこれらメ
モリ場所は、Ｎｏ−０ＰＥＲＡＴＩＯＮ （ＮＯＰ）イ
ンストラクションすかわち指定機能を含んでいる。
本発明が、カートリッジ１０（第１図）に内蔵されたビ
デオゲーム装置のメモリ容量を拡大するのに使用される
場合、メモリを含む回路は単一のマイクロ回路チップと
して形成される。従って、たとえば、ＲＯＭアレイ７０
．アドレス回路７２゜アドレス論理装置８０．ワンショ
ット８２．７リツプ７０ツブ８４は、好ましくは単一の
集積回路チップとして形成され、通常のデユアルーイン
−ラインパッケージ（１）ＩＰ）内にパッケージされる
。
デオゲーム装置のメモリ容量を拡大するのに使用される
場合、メモリを含む回路は単一のマイクロ回路チップと
して形成される。従って、たとえば、ＲＯＭアレイ７０
．アドレス回路７２゜アドレス論理装置８０．ワンショ
ット８２．７リツプ７０ツブ８４は、好ましくは単一の
集積回路チップとして形成され、通常のデユアルーイン
−ラインパッケージ（１）ＩＰ）内にパッケージされる
。
このパッケージは現在のカートリッジが保有している８
ビツトＸ４にメモリパッケージ（３２にビット）に等し
いビン構造を有する８ビツトＸ８にメモリ（６４にビッ
ト）として構成される。従って、カートリッジ１０（第
１図）の内容を変えることなく、現在の３２に装置を６
４に装置に変えることができる。
ビツトＸ４にメモリパッケージ（３２にビット）に等し
いビン構造を有する８ビツトＸ８にメモリ（６４にビッ
ト）として構成される。従って、カートリッジ１０（第
１図）の内容を変えることなく、現在の３２に装置を６
４に装置に変えることができる。
以上のように、本発明はＮ本の信号ラインに制限された
アドレスを伝達するアドレスバスを有するディジタル装
置によシ発生されるアドレスの数をかなυ増加し、それ
に応じて装置の使用可能がメモリスペースを拡張するも
のである。また、本発明は、装置に高価な改変を施すこ
となく、ディジタル装置のメモリスペースを著しく増加
することができる。このように、使用可能なメモリスペ
ースを著しく増加することは、極めて低価でしかも簡単
に実施することができる。本発明はこれら実施例に限定
されるものではなく、本発明の思想に基づいて改変及び
応用できることは言うまでもない。
アドレスを伝達するアドレスバスを有するディジタル装
置によシ発生されるアドレスの数をかなυ増加し、それ
に応じて装置の使用可能がメモリスペースを拡張するも
のである。また、本発明は、装置に高価な改変を施すこ
となく、ディジタル装置のメモリスペースを著しく増加
することができる。このように、使用可能なメモリスペ
ースを著しく増加することは、極めて低価でしかも簡単
に実施することができる。本発明はこれら実施例に限定
されるものではなく、本発明の思想に基づいて改変及び
応用できることは言うまでもない。
第１図は、本発明によるマイクロ回路を有するゲームカ
ートリッジとこのカートリッジを収容するゲームコンソ
ールとの概要図、第２図は本発明のゲームコンソールと
カートリッジのブロック図、第３図乃至第５図は本発明
の実施例のブロック図、第６図は第５図に示した回路の
部分的実施例を示した詳細なブロック図でおる。 １０・・・・カートリッジ、１４・・・惨ケー３９− ムコンソール、１６・・・・回路板、１８・・・・マイ
クロ回路、２０・・・・コネクタ部分、３０・・・・Ｍ
ＰＵ、 ３２Φ・・・ゲーム電子装置、３６・・争・チ
ー１’ハス、３８−・・ｅアドレスバス、４０ 、４０
Ａ・・・・ＲＯＭ、 ４０Ｂ・・・・追加メモリ、４４
・拳・・アドレス信号ライン、４８．６０・・・・アド
レスデコード論理装置、５０・・・・７リツプフロツブ
、６２・・−−ラッチ回路網、Ｔ２・・・・アドレス回
路、８０・・・・アドレス論理装置、８２・・・・ワン
ショット、８４・・・・フリップフロップ。 特許出願人 アタリ・インコーボレーテツド代理人
山川政樹（ほか１名） 一４〇−
ートリッジとこのカートリッジを収容するゲームコンソ
ールとの概要図、第２図は本発明のゲームコンソールと
カートリッジのブロック図、第３図乃至第５図は本発明
の実施例のブロック図、第６図は第５図に示した回路の
部分的実施例を示した詳細なブロック図でおる。 １０・・・・カートリッジ、１４・・・惨ケー３９− ムコンソール、１６・・・・回路板、１８・・・・マイ
クロ回路、２０・・・・コネクタ部分、３０・・・・Ｍ
ＰＵ、 ３２Φ・・・ゲーム電子装置、３６・・争・チ
ー１’ハス、３８−・・ｅアドレスバス、４０ 、４０
Ａ・・・・ＲＯＭ、 ４０Ｂ・・・・追加メモリ、４４
・拳・・アドレス信号ライン、４８．６０・・・・アド
レスデコード論理装置、５０・・・・７リツプフロツブ
、６２・・−−ラッチ回路網、Ｔ２・・・・アドレス回
路、８０・・・・アドレス論理装置、８２・・・・ワン
ショット、８４・・・・フリップフロップ。 特許出願人 アタリ・インコーボレーテツド代理人
山川政樹（ほか１名） 一４〇−
Claims (9)
- （１）アドレスバス上にアドレス信号を供給するアドレ
スバスとデータバス上にデータ信号を受けるデータバス
とを有する形式のビデオゲーム装置に着脱自在のカート
リッジであって二基本アドレスラインとデータラインを
有し、該カートリッジをビデオゲーム装置に装着した際
、該基本アドレスラインをアドレスバスに電気的に結合
すると共に該データラインをデータバスに電気的に結合
するコネクタと；上記基本アドレスラインに結合し上記
基本アドレスバス上のアドレス信号に対応する場所に蓄
積したデータを表わすディジタル信号を供給するメモリ
装置と；上記基本アドレスラインと上記メモリ装置とに
結合し、該基本アドレスライン上のアドレス信号の切換
に応答してメモリ場所とアドレス信号間の対応を変化さ
せる制御手段とを具備することを特徴とするカートリッ
ジ。 - （２）アドレスバスとデータバスを有し、該アドレスバ
ス上にアドレス信号を供給し且つ該データバス上のデー
タ信号を受ける形式のビデオゲーム装置に着脱自在のカ
ートリッジにおいて二基本アドレスラインとデータライ
ンを有し、該カートリッジをビデオゲーム装置に装着し
た際、該基本アドレスラインを前記アドレスバスに電気
的に結合し且つ上記基本データラインを前記データバス
に電気的に結合するコネクタと；追加アドレスラインと
；上記基本アドレスラインと追加アドレスラインとに結
合し、該基本アドレスライン上のアドレス信号と該追加
アドレスライン上に現われた追加アドレス信号とに応答
して選択したメモリ場所に蓄積されたデータに対応する
ディジタル信号を供給するための複数のメモリ場所を有
する第１メモリ装置と；上記基本アドレスラインと追加
アドレスラインとに結合し、該基本アドレスライン上に
アドレス信号が存在し且つ該追加アドレスライン上に追
加アドレス信号が存在しない状態に応答して選択したメ
モリ場所に蓄積されたデータに対応するディジタル信号
を供給するための複数のメモリ場４所を有する第２メモ
リ装置と；前記基本アドレスラインと追加アドレスライ
ンとに結合し、該基本アドレスライン上の第１アドレス
に対応するアドレス信号の組合せを検出したととに応答
して前記追加アドレスライン上に追加アドレス信号を供
給するデコーダ装置とを具備することを特徴とするカー
トリッジ。 - （３）特許請求の範囲第２項記載のカートリッジにおい
て、上記デコーダ装置は基本アドレスライン上の第２ア
ドレスに対応するアドレス信号組合せを検出したことに
応答して追加アドレス信号の追加アドレスラインへの供
給を停止するカートリッジ。 - （４）特許請求の範囲第３項記載のカー） ＩＪッジに
おいて、前記第１および第２メモリ装置の各々はメモリ
選択信号を受ける選択入力部を有し、前記追加アドレス
ラインは一対の追加アドレスラインとから成っておシ、
該ラインの夫々は上記メモリ装置の１つの選択入力部と
相互接続しており、これによって追加アドレス信号がメ
モリ選択信号として作用するものであり、更に第１メモ
リ装置は第１アドレスに応答して選択され且つ第２メモ
リ装置は第２アドレスに応答して選択されるカートリッ
ジ。 - （５）アドレスバスとデータバスを有し、該アドレスバ
ス上にアドレス信号を供給し且つ該データバス上のデー
タ信号を受けゐ形式のビデオゲーム装置に着脱自在のカ
ートリッジであって二基本アドレスラインとデータライ
ンを有し、該カートリッジをビデオゲーム装置に装着し
た際、該基本アドレスラインを前記アドレスバスに電気
的に結合し且つ上記データラインを前記データバスに電
気的に結合するコネクタと；追加アドレスラインと；上
記基本アドレスラインと上記追加アドレスラインとに接
続し、該基本アドレスライン上のアドレス信号と核追加
アドレスツイン上に現われた追加アドレス信号とに応答
して第１の複数のメモリ場所から選択した場所に蓄積さ
れたデータに対応するディジタル信号を供給すると共に
上記基本アドレスライン上のアドレス信号が存在し且つ
該追加ア３− ドレスライン上に追加アドレス信号が存在しないことに
応答して第２の複数のメモリ場所から選択した場所に蓄
積されたデータに対応するディジタル信号を供給するメ
モリ装置と；前記基本アドレスラインと追加アドレスラ
インとに結合し、該基本アドレスライン上の第１アドレ
スに対応するアドレス信号の組合せを検出したことに応
答して上記追加アドレスラインに追加アドレス信号を供
給するデコーダ装置とを具備することを特徴とするカー
トリッジ。 - （６）特許請求の範囲第５項記載のカートリッジにおい
て、上記デコーダ装置は基本アドレスライン上の第２ア
ドレスに対応するアドレス信号の組合せを検出したこと
に応答してよ記追加アドレスラインへの追加アドレス信
号の送出を停止するカートリッジ。 - （７）特許請求の範囲第５項記載のカートリッジにおい
て、前記追加アドレスラインはＭ本の追加アドレスライ
ン、前記アドレスバスはＮ本の信号ライン、そして前記
コネクタはＮ本の基本アドレス２４− インからそれぞれ構成され、前記メモリ装置はデーータ
を蓄積する２ Ｎ＋Ｍ個のメモリ場所を有すると共に（
Ｍ十Ｎ ）個の信号入力端を具備したメモリアドレス回
路とを有し、上記Ｎ個の信号入力端はＮ本の基本アドレ
スラインに接続すると共に上記Ｍ個の信号入力端はＭ本
の追加アドレスラインに接続しておシ、前記デコーダ装
置はＭ本の追加アドレスラインにＭ個の追加アドレス信
号を供給し、この追加アドレス信号のそれぞれは基本ア
ドレスライン上のアドレス信号群のＭ個の組合せのうち
の１つを検出したことに応答して供給されるカートリッ
ジ。 - （８）アドレスバスとデータバスを有し、該アドレスバ
ス上にアドレス信号を供給し且つ該データバス上のデー
タ信号を受ける形式のビデオゲーム装置に着脱自在のカ
ートリッジであって二基本アドレスラインとデータライ
ンを有し、該カートリッジをビデオゲーム装置に装着し
た際、該基本アドレスラインを前記アドレスバスに電気
的に結合し且つ上記データラインを前記データバスに電
気的に結合するコネクタと；追加アドレスラインと；上
記基本アドレスラインと上記追加アドレスラインとに結
合し、選択されたメモリ場所に蓄積されたデータに対応
するディジタル信号を供給する複数のメモリ場所を有し
、上記基本アドレスライン上のアドレス信号と上記追加
アドレスライン上の追加アドレス信号との特定の各組合
せに応答して特定のメモリ場所がアクセスされるメモリ
装置と；前記基本アドレスラインと追加アドレスライン
とに結合し、咳基本アドレスライン上の第１アドレスに
対応するアドレス信号の組合せを検出したことに応答し
て上記追加アドレスラインに追加アドレス信号を供給す
るデコーダ装置とを具備することを特徴とするカートリ
ッジ。 - （９）特許請求の範囲第８項記載のカー） ＩＪツジに
おいて、追加アドレスラインは複数本のラインからｉｂ
、メモリ装置のアクセスされる場所は基本アドレスライ
ンと上記複数の追加アドレスライン上のアドレス信号の
特定表組合せに応答してアクセスされるものであｐ１デ
コーダ装置は基本アドレス２イン上のスイッチングアド
レスに対応するアドレス信号の組合に応答して複数の追
加アドレス信号を追加アドレスラインに供給すゐカート
リッジ。 αｌ特許請求の範囲第９項記載のカートリッジにおいて
、上記デコーダ装置は基本アドレスライン上の第２アド
レスに対応するアドレス信号組合せを検出したことに応
答して追加アドレス信号の追加アドレスラインへの供給
を停止するカートリッジ。 ａυアドレスバスとデータバスを有し、該アドレスバス
上にアドレス信号を供給し且つ該データバス上のデータ
信号を受ける形式のビデオゲーム装置に着脱自在のカー
トリッジであって：基本アドレスラインとデータライン
を有し、該カートリッジをビデオゲーム装置に装着した
際、該基本アドレスラインを前記アドレスバスに電気的
に結合すると共に上記データフィンを前記データバスに
電気的に結合するコネクタと；追加アドレスラインと；
複数の行列ライン並びにこれと異なる行列ラインに対応
する複数のメモリ場所を有し、選択された一’／ − メモリ場所に蓄積されたデータに表わすディジタル信号
を供給するものであシ、特定のメモリ場所は一対の上記
行列ライン上の信号に応答して選択されるように構成し
たメモリ装置と；前記基本アドレスライン、追加アドレ
スラインおよび行列２インとに結合し、基本アドレスラ
イン上のアドレス信号と追加アドレスライン上の追加ア
ドレス信号とに応答して選択された行列ライン対土に信
号を送出するものであシ、特定の行列ライン対は基本ア
ドレスラインと追加アドレスライン上のアドレス信号の
特定の各組合せに応答して選択されるように構成したア
）ニレス回路と；行列ラインに結合し第１行列ライン対
に現われる信号に応答して追加アドレスライン上に追加
アドレス信号を供給するデコーダ装置とを具備したこと
を特徴とするカートリッジ。 （Ｌ４アドレスバスとデータバスを有し、該アドレスバ
ス上にアドレス信号を供給し且つ該データバス上のデー
タ信号を受ける形式のビデオゲーム装置に着脱自在のカ
ートリッジであって二基本アドレ８− スラインとデータラインを有し、該カートリッジをビデ
オゲーム装置に装着した際、該基本アドレスラインを前
記アドレスバスに電気的に結合すると共に上記データラ
インを前記データバスに電気的に結合するコネクタと；
追加アドレスラインと；複数の行列ライン並びにこれと
異なる行列ジインに対応する複数のメモリ場所を有し、
選択されたメモリ場所に蓄積されたデータに対応するデ
ィジタル信号を供給するものであ）、特定のメモリ場所
は一対の上記行列ラインの信号に応答して選択されるよ
うに構成したメモリ装置と；前記基本アドレスライン、
追加アドレスラインおよび行列ラインとに結合し、基本
アドレスライン上のアドレス信号と追加アドレスライン
上の追加アドレス信号とに応答して選択された行列ライ
ン対土に信号を送出するものであυ、特定の行列ライン
対は基本アドレスラインと追加アドレスライン上のアド
レス信号の特定の各組合せに応答して選択されるように
構成したアドレス回路と；行列ラインに結合し第１行列
ライン対土に現われる信号に応答して追加アドレスライ
ン上に追加アドレス信号を供給するデコーダ装置と；上
記デコーダ装置と追加アドレスラインとに結合し、該追
加アドレスライン上の追加アドレス信号を保持するラッ
チ装置とを具備したことを特徴とするカートリッジ。 （１９特許請求の範囲第１２項記載のカー） ＩＪツジ
において、上記デコーダ装置は第２行列ライン対土に現
われる信号に応答して供給されている追加アドレス信号
を停止する手段を有するカートリッジ。 圓アドレスバスとデータバスを有し、該アドレスバス上
にアドレス信号を供給し且つ該データバス上のデータ信
号を受ける形式のビデオゲーム装置に着脱自在のカート
リッジにおいて二基本アドレスラインとデータラインを
有し、該カートリッジをビデオゲーム装置に装着した際
、該基本アドレスラインを前記アドレスバスに電気的に
結合し且つ上記基本データラインを前記データバスに電
気的に結合するコネクタと；追加アドレスラインと；上
記基本アドレスラインと追加アドレスラインとに結合し
、該基本アドレスライン上のアドレス信号と該追加アド
レスライン上に現われた追加アドレス信号とに応答して
選択したメモリ場所に蓄積されたデータに対応するディ
ジタル信号を供給するための複数のメモリ場所を有する
第１メモリ装置と；上記基本アドレスラインと追加アド
レスラインとに結合し、該基本アドレスライン上にアド
レス信号が存在し且つ該追加アドレスライン上に追加ア
ドレス信号が存在し々い状態に応答して選択したメモリ
場所に蓄積されたデータに対応するディジタル信号を供
給するための複数のメモリ場所を有する第２メモリ装置
と；前記基本アドレスラインと追加アドレスラインとに
結合し該基本アドレスライン上の第１アドレスに対応す
るアドレス信号の組合せを検出したことに応答して前記
追加アドレスライン上に追加アドレス信号を供給するデ
コーダ装置と；メモリ選択信号を供給するために上記デ
コーダ装置と前記第１および第２メモリ装置の選択入力
部とに相互接続し、該メモリ選択信号を第１又は第２メ
モリアドレスにおいて他のメモリ選択信号を検出するま
で保持するラッチ１１− 装置とから構成され、上記デコーダ装置は基本アドレス
ライン上の第２アドレスに対応するアドレス信号組合せ
を検出したことに応答して追加アドレス信号の追加アド
レスラインへの供給を停止するものであり、前記第１お
よび第２メモリ装置の各々はメモリ選択信号を受ける上
記選択入力部を有し、前記追加アドレスラインは夫々上
記メモリ装置の１つの選択入力部と相互接続した一対の
追加アドレスラインから構成され、これによって追加ア
ドレス信号がメモリ選択信号として作用するものであυ
、更に第１メモリ装置は第１アドレスに応答して選択さ
れ且つ第２メモリ装置は第２アドレスに応答して選択さ
れることを特徴とするカートリッジ。 Ｑωアドレスバスとデータバスを有し、該アドレスバス
上にアドレス信号を供給し且つ該データバス上のデータ
信号を受ける形式のビデオゲーム装置に着脱自在のカー
トリッジであって二基本アドレスラインとデータライン
を有し、該カートリッジをビデオゲーム装置に装着した
際、該基本アドレ１２− スラインを前記アドレスバスに電気的に結合すると共に
上記データラインを前記データバスに電気的に結合する
コネクタと；追加アドレスラインと；複数の行列ライン
並びにこれと異々る行列ラインに対応する複数のメモリ
場所を有し、選択されたメモリ場所に蓄積されたデータ
に対応するディジタル信号を供給するものであり、特定
のメモリ場所は一対の上記行列ラインの信号に応答して
選択されるように構成したメモリ装置と；前記基本アド
レスライン、追加アドレスラインおよび行列ラインとに
結合し、基本アドレスライン上のアドレス信号と追加ア
ドレスライン上の追加アドレス信号に応答して選択され
た行列フィン対土に信号を送出するものであシ、特定の
行列ライン対は基本アドレスラインと追加アドレスライ
ン上のアドレス信号の特定の各組合せに応答して選択さ
れるように構成したアドレス回路と；行列ラインに結合
し第１行列ライン対土に現われる信号に応答して追加ア
ドレスライン上に追加アドレス信号を供給すると共に、
第２行列ライン対土に現われる信号に応答して供給され
ている追加アドレス信号を停止する手段を肩すｌるデコ
ーダ装置と；上記追加アドレスバス上の上記追加アドレ
ス信号又は上記停止した追加アドレス信号のいづれかを
接続するためのラッチ装置とを具備したことを特像とす
るカートリッジ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/261,301 US4368515A (en) | 1981-05-07 | 1981-05-07 | Bank switchable memory system |
| US261301 | 1981-05-07 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59112352A true JPS59112352A (ja) | 1984-06-28 |
Family
ID=22992700
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075057A Pending JPS57198590A (en) | 1981-05-07 | 1982-05-04 | Memory device |
| JP58190623A Pending JPS59112352A (ja) | 1981-05-07 | 1983-10-12 | カ−トリツジ |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075057A Pending JPS57198590A (en) | 1981-05-07 | 1982-05-04 | Memory device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4368515A (ja) |
| EP (1) | EP0064801A3 (ja) |
| JP (2) | JPS57198590A (ja) |
| AU (1) | AU8094482A (ja) |
| CA (1) | CA1166358A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296433A (ja) * | 1985-06-24 | 1986-12-27 | Nintendo Co Ltd | 外部記憶装置のソフトウエア管理システム |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
| JPS6355647A (ja) * | 1986-08-26 | 1988-03-10 | Ricoh Co Ltd | カ−トリツジ |
| JPS63245535A (ja) * | 1986-11-19 | 1988-10-12 | Nintendo Co Ltd | メモリカートリッジ |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4450519A (en) * | 1980-11-24 | 1984-05-22 | Texas Instruments Incorporated | Psuedo-microprogramming in microprocessor in single-chip microprocessor with alternate IR loading from internal or external program memories |
| US4503491A (en) * | 1981-06-29 | 1985-03-05 | Matsushita Electric Industrial Co., Ltd. | Computer with expanded addressing capability |
| JPS59136861A (ja) * | 1983-01-27 | 1984-08-06 | Canon Inc | 電子機器 |
| US4599525A (en) * | 1983-02-02 | 1986-07-08 | Rockwell International Corporation | De-glitch circuitry for video game memories |
| US4731738A (en) * | 1983-02-14 | 1988-03-15 | Honeywell Information Systems Inc. | Memory timing and control apparatus |
| US4485457A (en) * | 1983-05-31 | 1984-11-27 | Cbs Inc. | Memory system including RAM and page switchable ROM |
| US4632398A (en) * | 1983-08-12 | 1986-12-30 | International Business Machines Corporation | Reset system for microcomputer using program cartridges |
| US4591982A (en) * | 1983-08-29 | 1986-05-27 | International Business Machines Corporation | Storage selection override apparatus for a multimicroprocessor implemented data processing system |
| JPS6068441A (ja) * | 1983-09-22 | 1985-04-19 | Fujitsu Ltd | ワンチツプ・マイクロ・コンピユ−タ |
| JPS60157646A (ja) * | 1984-01-27 | 1985-08-17 | Mitsubishi Electric Corp | メモリバンク切換装置 |
| US4858109A (en) * | 1985-02-14 | 1989-08-15 | Ag Communication Systems Corporation | Program code fetch from data memory arrangement |
| DE3584446D1 (de) * | 1985-06-18 | 1991-11-21 | Ibm | Mikroprozessor. |
| US4744053A (en) * | 1985-07-22 | 1988-05-10 | General Instrument Corp. | ROM with mask programmable page configuration |
| USRE34161E (en) * | 1985-10-04 | 1993-01-12 | Nintendo Company Limited | Memory cartridge and information processor unit using such cartridge |
| US5155829A (en) * | 1986-01-21 | 1992-10-13 | Harry M. Weiss | Memory system and method for protecting the contents of a ROM type memory |
| DE3705864A1 (de) * | 1986-02-24 | 1987-08-27 | Ricoh Kk | Integrierte schaltungskarte fuer eine datenverarbeitungseinrichtung |
| US5226136A (en) * | 1986-05-06 | 1993-07-06 | Nintendo Company Limited | Memory cartridge bank selecting apparatus |
| US4803621A (en) * | 1986-07-24 | 1989-02-07 | Sun Microsystems, Inc. | Memory access system |
| JPS63140490A (ja) * | 1986-12-03 | 1988-06-13 | Sharp Corp | ダイナミツクｒａｍ |
| US4831522A (en) * | 1987-02-17 | 1989-05-16 | Microlytics, Inc. | Circuit and method for page addressing read only memory |
| US4926314A (en) * | 1987-03-17 | 1990-05-15 | Apple Computer, Inc. | Method and apparatus for determining available memory size |
| DE3884492T2 (de) * | 1987-07-15 | 1994-02-17 | Hitachi Ltd | Integrierte Halbleiterschaltungsanordnung. |
| US5257234A (en) * | 1987-07-15 | 1993-10-26 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| US5287455A (en) * | 1987-08-05 | 1994-02-15 | Rosenthal Lawrence D | ROM socket communication device for data transfer beween a host computer and a microprocessor based system |
| JP2710316B2 (ja) * | 1987-08-26 | 1998-02-10 | 任天堂株式会社 | パスワード作成装置およびパスワード作成装置を用いたゲーム機 |
| US4905137A (en) * | 1987-12-18 | 1990-02-27 | North American Philips Corporation Signetics Division | Data bus control of ROM units in information processing system |
| US5146581A (en) * | 1988-02-24 | 1992-09-08 | Sanyo Electric Co., Ltd. | Subprogram executing data processing system having bank switching control storing in the same address area in each of memory banks |
| US4974146A (en) * | 1988-05-06 | 1990-11-27 | Science Applications International Corporation | Array processor |
| JPH0682324B2 (ja) * | 1988-05-23 | 1994-10-19 | 三菱電機株式会社 | 半導体集積回路装置 |
| US4937791A (en) * | 1988-06-02 | 1990-06-26 | The California Institute Of Technology | High performance dynamic ram interface |
| US5003507A (en) * | 1988-09-06 | 1991-03-26 | Simon Johnson | EPROM emulator for selectively simulating a variety of different paging EPROMs in a test circuit |
| US5079737A (en) * | 1988-10-25 | 1992-01-07 | United Technologies Corporation | Memory management unit for the MIL-STD 1750 bus |
| GB8825764D0 (en) * | 1988-11-03 | 1988-12-07 | Lucas Ind Plc | Computer memory addressing system |
| US5108208A (en) * | 1988-12-05 | 1992-04-28 | Gardner Michael E | Allocation of memory in a font cartridge |
| US5155826A (en) * | 1988-12-05 | 1992-10-13 | Fadem Richard J | Memory paging method and apparatus |
| US5047989A (en) * | 1989-03-10 | 1991-09-10 | Intel Corporation | Chapter mode selection apparatus for MOS memory |
| US5112051A (en) * | 1989-06-05 | 1992-05-12 | Westinghouse Electric Corp. | Interfacing device for a computer games system |
| GB8912866D0 (en) * | 1989-06-05 | 1989-07-26 | Code Masters Softwara | Interfacing device for a computer games system |
| JPH0333927A (ja) * | 1989-06-29 | 1991-02-14 | Canon Inc | 電子機器 |
| US5715419A (en) * | 1989-12-05 | 1998-02-03 | Texas Instruments Incorporated | Data communications system with address remapping for expanded external memory access |
| US5687354A (en) * | 1990-02-09 | 1997-11-11 | Harry M. Weiss | Memory system and method for protecting the contents of a ROM type memory |
| JP3190032B2 (ja) * | 1990-06-12 | 2001-07-16 | 株式会社東芝 | データ記憶装置 |
| US5255382A (en) * | 1990-09-24 | 1993-10-19 | Pawloski Martin B | Program memory expander for 8051-based microcontrolled system |
| US5293591A (en) * | 1991-06-10 | 1994-03-08 | Advanced Micro Devices, Inc. | Processing system including memory selection of multiple memories and method in an interrupt environment |
| US5544334A (en) * | 1993-12-22 | 1996-08-06 | International Business Machines Corporation | Micro channel bus computer system with IDE hard drive interface |
| US5941775A (en) * | 1994-10-14 | 1999-08-24 | Sega Of America, Inc. | Data processing system, method thereof and memory cassette |
| US5802544A (en) * | 1995-06-07 | 1998-09-01 | International Business Machines Corporation | Addressing multiple removable memory modules by remapping slot addresses |
| JPH1049439A (ja) * | 1996-03-26 | 1998-02-20 | Robert Bosch Gmbh | 制御装置の作動方法 |
| US6260101B1 (en) | 1997-03-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices |
| US6023750A (en) * | 1997-03-07 | 2000-02-08 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion via auxilliary address signal generation |
| KR100253328B1 (ko) * | 1997-09-30 | 2000-05-01 | 김영환 | 메모리의 데이터 보호회로 |
| JP3902073B2 (ja) * | 2002-06-11 | 2007-04-04 | 日本金銭機械株式会社 | 紙葉類鑑別装置 |
| US8250295B2 (en) | 2004-01-05 | 2012-08-21 | Smart Modular Technologies, Inc. | Multi-rank memory module that emulates a memory module having a different number of ranks |
| US7916574B1 (en) | 2004-03-05 | 2011-03-29 | Netlist, Inc. | Circuit providing load isolation and memory domain translation for memory module |
| US7532537B2 (en) * | 2004-03-05 | 2009-05-12 | Netlist, Inc. | Memory module with a circuit providing load isolation and memory domain translation |
| US7289386B2 (en) * | 2004-03-05 | 2007-10-30 | Netlist, Inc. | Memory module decoder |
| US8516185B2 (en) | 2009-07-16 | 2013-08-20 | Netlist, Inc. | System and method utilizing distributed byte-wise buffers on a memory module |
| US8154901B1 (en) | 2008-04-14 | 2012-04-10 | Netlist, Inc. | Circuit providing load isolation and noise reduction |
| US8417870B2 (en) * | 2009-07-16 | 2013-04-09 | Netlist, Inc. | System and method of increasing addressable memory space on a memory board |
| US9128632B2 (en) | 2009-07-16 | 2015-09-08 | Netlist, Inc. | Memory module with distributed data buffers and method of operation |
| US10324841B2 (en) | 2013-07-27 | 2019-06-18 | Netlist, Inc. | Memory module with local synchronization |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116130A (en) * | 1976-03-26 | 1977-09-29 | Toshiba Corp | Program control system |
| JPS542834A (en) * | 1977-05-27 | 1979-01-10 | Atari Inc | Cartridge for television game |
| JPS5591030A (en) * | 1978-12-29 | 1980-07-10 | Fujitsu Ltd | Address extending system of microprocessor |
| JPS5696350A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Memory extension system |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3395392A (en) * | 1965-10-22 | 1968-07-30 | Ibm | Expanded memory system |
| US3781812A (en) * | 1971-06-28 | 1973-12-25 | Burroughs Corp | Addressing system responsive to a transfer vector for accessing a memory |
| US3737860A (en) * | 1972-04-13 | 1973-06-05 | Honeywell Inf Systems | Memory bank addressing |
| US4145745A (en) * | 1974-12-20 | 1979-03-20 | U.S. Philips Corporation | Address conversion device for secondary memories |
| US4055851A (en) * | 1976-02-13 | 1977-10-25 | Digital Equipment Corporation | Memory module with means for generating a control signal that inhibits a subsequent overlapped memory cycle during a reading operation portion of a reading memory cycle |
| US4042911A (en) * | 1976-04-30 | 1977-08-16 | International Business Machines Corporation | Outer and asynchronous storage extension system |
| US4064554A (en) * | 1976-08-16 | 1977-12-20 | Texas Instruments Incorporated | Microcomputer with code conversion |
| US4112422A (en) * | 1976-12-13 | 1978-09-05 | Atari, Inc. | Method and apparatus for generating moving objects on a video display screen |
| US4118773A (en) * | 1977-04-01 | 1978-10-03 | Honeywell Information Systems Inc. | Microprogram memory bank addressing system |
| US4158227A (en) * | 1977-10-12 | 1979-06-12 | Bunker Ramo Corporation | Paged memory mapping with elimination of recurrent decoding |
| US4164786A (en) * | 1978-04-11 | 1979-08-14 | The Bendix Corporation | Apparatus for expanding memory size and direct memory addressing capabilities of digital computer means |
| US4181933A (en) * | 1978-04-18 | 1980-01-01 | Mohawk Data Sciences Corp. | Memory access and sharing control system |
| US4200919A (en) * | 1978-12-05 | 1980-04-29 | The United States Of America As Represented By The Secretary Of The Navy | Apparatus for expanding the memory of a mini-computer system |
-
1981
- 1981-05-07 US US06/261,301 patent/US4368515A/en not_active Expired - Lifetime
-
1982
- 1982-02-15 CA CA000396253A patent/CA1166358A/en not_active Expired
- 1982-02-26 AU AU80944/82A patent/AU8094482A/en not_active Abandoned
- 1982-03-01 EP EP82301036A patent/EP0064801A3/en not_active Withdrawn
- 1982-05-04 JP JP57075057A patent/JPS57198590A/ja active Pending
-
1983
- 1983-10-12 JP JP58190623A patent/JPS59112352A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52116130A (en) * | 1976-03-26 | 1977-09-29 | Toshiba Corp | Program control system |
| JPS542834A (en) * | 1977-05-27 | 1979-01-10 | Atari Inc | Cartridge for television game |
| JPS5591030A (en) * | 1978-12-29 | 1980-07-10 | Fujitsu Ltd | Address extending system of microprocessor |
| JPS5696350A (en) * | 1979-12-28 | 1981-08-04 | Fujitsu Ltd | Memory extension system |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61296433A (ja) * | 1985-06-24 | 1986-12-27 | Nintendo Co Ltd | 外部記憶装置のソフトウエア管理システム |
| JPS62260244A (ja) * | 1986-05-06 | 1987-11-12 | Nintendo Co Ltd | メモリカ−トリツジ |
| JPS6355647A (ja) * | 1986-08-26 | 1988-03-10 | Ricoh Co Ltd | カ−トリツジ |
| JPS63245535A (ja) * | 1986-11-19 | 1988-10-12 | Nintendo Co Ltd | メモリカートリッジ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57198590A (en) | 1982-12-06 |
| CA1166358A (en) | 1984-04-24 |
| EP0064801A2 (en) | 1982-11-17 |
| EP0064801A3 (en) | 1983-08-24 |
| US4368515A (en) | 1983-01-11 |
| AU8094482A (en) | 1982-11-11 |
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