JPS59112500A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPS59112500A JPS59112500A JP57223622A JP22362282A JPS59112500A JP S59112500 A JPS59112500 A JP S59112500A JP 57223622 A JP57223622 A JP 57223622A JP 22362282 A JP22362282 A JP 22362282A JP S59112500 A JPS59112500 A JP S59112500A
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- JP
- Japan
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- spare
- output
- gate circuit
- memory device
- semiconductor memory
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/006—Identification
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えば絶縁ゲート型電界効果トランジスタ（
以下ＭＯ８Ｔと称する）をメモリセルの基本素子とし、
不良メモリセルが存在する場合にはその不良メモリセル
を予備のメモリセルと置換する冗長機能付の半導体メモ
リ装置に関するものである。
以下ＭＯ８Ｔと称する）をメモリセルの基本素子とし、
不良メモリセルが存在する場合にはその不良メモリセル
を予備のメモリセルと置換する冗長機能付の半導体メモ
リ装置に関するものである。
第１図は従来の冗長機能付きの半導体メモリ装置を示す
ブロック図である。同図において、（１）はメモリセル
がマトリックス状に配置されたメモリセルアレイ、（２
）はアドレス入力信号Ａ（１−Ａｍ−１が入力して２ｍ
本の行選択信号を得る行デコーダ、（３）はアドレス入
力信号ＡｍｘＡｎが入力して、２７本（ただし、ｎ−ｍ
＝Ｎとする）の列選択信号を得る列デコーダ、（４）は
読出し出力信号Ｑを出力する出力端子（４ａ）およびデ
ータ入力信号りが印加する入力端子（４ｂ）を備え、選
択された行および列の交点にあるメモリセルから読み出
されたデータ信号の出力バッファとして働くと共に選択
されたメモリセルに書込みデータＤを書き込むだめの入
力バッファとして働くバッファ回路、（５）は予備のメ
モリセルを備えた予備メモリセル行、（６）はこの予備
メモリセル行に対応する予備行デコーダである。
ブロック図である。同図において、（１）はメモリセル
がマトリックス状に配置されたメモリセルアレイ、（２
）はアドレス入力信号Ａ（１−Ａｍ−１が入力して２ｍ
本の行選択信号を得る行デコーダ、（３）はアドレス入
力信号ＡｍｘＡｎが入力して、２７本（ただし、ｎ−ｍ
＝Ｎとする）の列選択信号を得る列デコーダ、（４）は
読出し出力信号Ｑを出力する出力端子（４ａ）およびデ
ータ入力信号りが印加する入力端子（４ｂ）を備え、選
択された行および列の交点にあるメモリセルから読み出
されたデータ信号の出力バッファとして働くと共に選択
されたメモリセルに書込みデータＤを書き込むだめの入
力バッファとして働くバッファ回路、（５）は予備のメ
モリセルを備えた予備メモリセル行、（６）はこの予備
メモリセル行に対応する予備行デコーダである。
なお、この冗長機能付きメモリ装置の機能として必要な
他の信号を図示していないが、これらが設けられている
ことはもちろんである。
他の信号を図示していないが、これらが設けられている
ことはもちろんである。
次に、上記構成による冗長機能付きの半導体メモリ装置
の動作について説明する。まず、メモリセルアレイ（１
）内で製造上の欠陥によυ、例えば１ビツトあるいは１
行の不良ビットが存在し、この不良ビットがメモリのウ
ェハテスト時に検出された場合、その選択された行を不
活性にし、その選択信号で活性化する予備行デコーダと
それに接続された予備行に置換して不良をなくするよう
にしている。そして、この不良ビットを不活性にする方
法および予備デコーダを活性化する方法として、内蔵し
たヒユーズを電気的に、あるいはレーザ光で切断する方
法あるいは高抵抗のヒユーズをレーーザ光で低抵抗にす
る方法が知られているが、いずれの方法もメモリ素子内
部でなされるので、パッケージに収納した後にはメモリ
装置が冗長機能を用いているかどうかは判断できない。
の動作について説明する。まず、メモリセルアレイ（１
）内で製造上の欠陥によυ、例えば１ビツトあるいは１
行の不良ビットが存在し、この不良ビットがメモリのウ
ェハテスト時に検出された場合、その選択された行を不
活性にし、その選択信号で活性化する予備行デコーダと
それに接続された予備行に置換して不良をなくするよう
にしている。そして、この不良ビットを不活性にする方
法および予備デコーダを活性化する方法として、内蔵し
たヒユーズを電気的に、あるいはレーザ光で切断する方
法あるいは高抵抗のヒユーズをレーーザ光で低抵抗にす
る方法が知られているが、いずれの方法もメモリ素子内
部でなされるので、パッケージに収納した後にはメモリ
装置が冗長機能を用いているかどうかは判断できない。
そこで、最近、パッケージに収納後でも、メモリが冗長
機能を用いているかどうかを判断できる方法として、メ
モリのデータ入力信号りを高電圧に設定し、アドレス信
号を入力しながら、読出し出力信号Ｑを調べることが提
案されている。すなわち、読出し出力信号Ｑが低レベル
とするアドレス信号に対応するメモリセルは冗長機能を
用いておらず、一方読出し出力信号Ｑが高レベルとする
アドレス信号に対応するメモリセルが予備のメモリセル
を用いていると判断するものである。
機能を用いているかどうかを判断できる方法として、メ
モリのデータ入力信号りを高電圧に設定し、アドレス信
号を入力しながら、読出し出力信号Ｑを調べることが提
案されている。すなわち、読出し出力信号Ｑが低レベル
とするアドレス信号に対応するメモリセルは冗長機能を
用いておらず、一方読出し出力信号Ｑが高レベルとする
アドレス信号に対応するメモリセルが予備のメモリセル
を用いていると判断するものである。
しかしながら、従来の半導体メモリ装置では冗長機能を
備えたメモリセルアレイが、パンケージに収納された後
ではそのメモリセルアレイが冗長機能を用いているかど
うかを複雑なテストを行なわなければ判断することがで
きない欠点があった。
備えたメモリセルアレイが、パンケージに収納された後
ではそのメモリセルアレイが冗長機能を用いているかど
うかを複雑なテストを行なわなければ判断することがで
きない欠点があった。
したがって、この発明の目的はパッケージに収納された
後でも、メモリセルアレイが冗長機能を用いているかど
うかを簡単なテストによって判断することができる半導
体メモリ装置を提供するものである。
後でも、メモリセルアレイが冗長機能を用いているかど
うかを簡単なテストによって判断することができる半導
体メモリ装置を提供するものである。
このような目的を達成するため、この発明は予備デコー
ダの各予備デコーダ出力信号の論理和をとるゲート回路
を設け、このゲート回路の出力端子を外部端子に接続す
ることによシ、この外部端子のレベルを測定し、冗長機
能の使用の有無の判断を可能にするものであシ、以下実
施例を用いて詳細に説明する。
ダの各予備デコーダ出力信号の論理和をとるゲート回路
を設け、このゲート回路の出力端子を外部端子に接続す
ることによシ、この外部端子のレベルを測定し、冗長機
能の使用の有無の判断を可能にするものであシ、以下実
施例を用いて詳細に説明する。
第２図はこの発明に係る半導体メモリ装置に内蔵した半
導体回路の一実施例を示すブロック図である。同図にお
いて、（６ａ）〜（６ｎ）はその詳細な回路を第３図に
示す予備行デコーダであル、予備メモリセル行に対応し
て複数個設けられておシ、その動作は不活性にされた行
選択信号によって活性化される。（７）はこの予備行デ
コーダ（６ｍ）−（６ｎ）の予備デコーダ出力信号のノ
アゲートをとるノアゲート回路、（８）はこのノアゲー
ト回路（７）の出力端子であり、図示せぬパッケージの
ピンに接続されてメモリセルアレイの外部に接続されて
いる。
導体回路の一実施例を示すブロック図である。同図にお
いて、（６ａ）〜（６ｎ）はその詳細な回路を第３図に
示す予備行デコーダであル、予備メモリセル行に対応し
て複数個設けられておシ、その動作は不活性にされた行
選択信号によって活性化される。（７）はこの予備行デ
コーダ（６ｍ）−（６ｎ）の予備デコーダ出力信号のノ
アゲートをとるノアゲート回路、（８）はこのノアゲー
ト回路（７）の出力端子であり、図示せぬパッケージの
ピンに接続されてメモリセルアレイの外部に接続されて
いる。
なお、第３図に示す予備行デコーダ（６ａ）〜（６ｎ）
において、（９）は電源電圧Ｖｃｅの電源線、Ｑｌはゲ
ートにプリチャージ信号φｐが入力したとき、予備の行
線に接続する出力ノードαυをプリチャージする出力側
ＭＯ８Ｔ 、 （１２ａ＋） ＋ （１２ａｔ）、〜（
１２ａ＋）および（１２ａｔ）はこの予備行デコーダを
構成するＭＯ８’ｒ。
において、（９）は電源電圧Ｖｃｅの電源線、Ｑｌはゲ
ートにプリチャージ信号φｐが入力したとき、予備の行
線に接続する出力ノードαυをプリチャージする出力側
ＭＯ８Ｔ 、 （１２ａ＋） ＋ （１２ａｔ）、〜（
１２ａ＋）および（１２ａｔ）はこの予備行デコーダを
構成するＭＯ８’ｒ。
（１３ａ、） 、 （１３ｍ、）〜（１３ａ＋）および
（１３ｍいはレーザ光で切断可能な予備ヒユーズ、α荀
は電位Ｖｓｓのアース線である。
（１３ｍいはレーザ光で切断可能な予備ヒユーズ、α荀
は電位Ｖｓｓのアース線である。
次に上記構成による半導体メモリ装置の冗長機能の使用
の有無の判断動作について説明する。まず、メモリセル
アレイ内に不良ビットが検出されず、冗長機能が使用さ
れていない場合には予備ヒユーズ（１３ｍ、 ）〜（ｔ
３ｍｅ）は切断されていない。一方、メモリセルが活性
化したとき、アドレス入力信号（ＡＯ１λの、・・・・
・・（Ａｍ、１ｍ）の組は必ず一方が高電位になるので
、そのＭＯＳ Ｔ （１２ｍ、 ）−（１２ｍ、 ）の
必ず１つが導通状態となる。このため、出力ノード０１
）は放電されて、予備行デコーダ（６ａ）〜（６ｎ）か
ら予備デコーダ出力信号は送出されず、低レベルであυ
、予備の行線は選択されることはない。このだめ、ノア
ゲート回路（７）の出力は高レベルとなる。
の有無の判断動作について説明する。まず、メモリセル
アレイ内に不良ビットが検出されず、冗長機能が使用さ
れていない場合には予備ヒユーズ（１３ｍ、 ）〜（ｔ
３ｍｅ）は切断されていない。一方、メモリセルが活性
化したとき、アドレス入力信号（ＡＯ１λの、・・・・
・・（Ａｍ、１ｍ）の組は必ず一方が高電位になるので
、そのＭＯＳ Ｔ （１２ｍ、 ）−（１２ｍ、 ）の
必ず１つが導通状態となる。このため、出力ノード０１
）は放電されて、予備行デコーダ（６ａ）〜（６ｎ）か
ら予備デコーダ出力信号は送出されず、低レベルであυ
、予備の行線は選択されることはない。このだめ、ノア
ゲート回路（７）の出力は高レベルとなる。
次に、例えばアドレス信号ＡＯ＝’ Ｈ’、 ・−Ａｍ
＝’ Ｌ’の状態で正規の行が選択され、その行に不
良ビットが検出された場合、冗長機能が使用される。す
なわち、不良ビットが検出された正規の行は不活性にさ
れる（図示せず）。次に、この予備行デコーダを活性化
するため、対応するヒユーズ（１３ａ、）〜（１３ｍ、
）をレーザ光で切断する。このため、アドレス入力信号
（ＡＯ９人０）、・・・・・・（Ａｍ 、λｍ）の組の
うち、１組は必ず一方が高電位となるが、対応するヒユ
ーズが切断されているため、プリチャージされた出力ノ
ードθ１）は放電されない。このため、例えば予備行デ
コーダ（６ａ）から高レベルの予備デコーダ出力信号が
出力されて予備の行線が選択される。このため、ノアゲ
ート回路（力の出力端子（８）から低レベルのノアゲー
ト信号が出力される。したがって、この半導体メモリ装
置が冗長機能を使っていることがわかる。このように、
ノアゲート回路（力の出力端子（８）が高レベルにある
か、低レベルにあるかを測定することによシ、半導体メ
モリ装置が冗長機能を使用しているか否かを簡単に判断
することができる。
＝’ Ｌ’の状態で正規の行が選択され、その行に不
良ビットが検出された場合、冗長機能が使用される。す
なわち、不良ビットが検出された正規の行は不活性にさ
れる（図示せず）。次に、この予備行デコーダを活性化
するため、対応するヒユーズ（１３ａ、）〜（１３ｍ、
）をレーザ光で切断する。このため、アドレス入力信号
（ＡＯ９人０）、・・・・・・（Ａｍ 、λｍ）の組の
うち、１組は必ず一方が高電位となるが、対応するヒユ
ーズが切断されているため、プリチャージされた出力ノ
ードθ１）は放電されない。このため、例えば予備行デ
コーダ（６ａ）から高レベルの予備デコーダ出力信号が
出力されて予備の行線が選択される。このため、ノアゲ
ート回路（力の出力端子（８）から低レベルのノアゲー
ト信号が出力される。したがって、この半導体メモリ装
置が冗長機能を使っていることがわかる。このように、
ノアゲート回路（力の出力端子（８）が高レベルにある
か、低レベルにあるかを測定することによシ、半導体メ
モリ装置が冗長機能を使用しているか否かを簡単に判断
することができる。
第４図はこの発明に係る半導体メモリ装置に内蔵した半
導体回路の他の実施例を示すブロック図である。同図に
おいて、（１５ａ）〜（１５ｎ）は予備行デコーダ（６
ａ）〜（６ｎ）の出力の負荷を軽減するため、予備デコ
ード出力信号を増幅する非反転バッファ回路である。
導体回路の他の実施例を示すブロック図である。同図に
おいて、（１５ａ）〜（１５ｎ）は予備行デコーダ（６
ａ）〜（６ｎ）の出力の負荷を軽減するため、予備デコ
ード出力信号を増幅する非反転バッファ回路である。
なお、冗長機能の使用の有無の判断動作については第２
図と同様であることはもちろんである。
図と同様であることはもちろんである。
第５図はこの発明に係る半導体メモリ装置に内蔵した半
導体回路の更に他の実施例を示すブロック図である。同
図において、（１６ａ）〜（１６ｎ）は予備行デコーダ
（６ａ）〜（６ｎ）の予備デコーダ出力信号を反転増幅
する反転増幅器、（１７）はナントゲート回路である。
導体回路の更に他の実施例を示すブロック図である。同
図において、（１６ａ）〜（１６ｎ）は予備行デコーダ
（６ａ）〜（６ｎ）の予備デコーダ出力信号を反転増幅
する反転増幅器、（１７）はナントゲート回路である。
次に、上記構成による半導体メモリ装置の冗長機能の使
用の有無の判断動作について説明する。
用の有無の判断動作について説明する。
まず、メモリセルアレイ内に不良ビットが検出されず、
冗長機能が使用されていない場合には予備ヒユーズ（１
３ｍ、）〜（ｉ３ｍｔ）は切断されていない。一方、メ
モリセルが活性化したとき、アドレス入力信号（ＡＯ７
λ０）、・・・・・・（Ａｍ 、λｍ）の組は必ず一方
が高電位になるので、そのＭＯＳ Ｔ （１２ａ、 ）
〜（１２ｍ、 ）の必ず１つが導通状態となる。この
ため、出力ノードａυは放電されて、予備行デコーダ（
６凰）〜（６ｎ）から予備デコーダ出力信号は送出され
ず低レベルであシ、予備の行線は選択されることはない
。このため、反転増幅７５ （１６ｍ）〜（１６ｎ）の
出力は高レベルとなる。このため、ナントゲート回路α
ηの出力は低レベルとなる。次に、例えばアドレス信号
ＡＯセＨ′・・・・・・Ａｍ＝：’Ｌ’の状態で正規の
行が選択され、その行に不良ビットが検出された場合、
冗長機能が使用される。すなわち、不良ビットが検出さ
れた正規の行は不活性にされる（図示せず）。次に、こ
の予備行デコーダを活性化するため、対応するヒユーズ
（１３ａ、）〜（１３ｍりをレーザ光で切断する。この
ため、アドレス入力信号（ＡＯ１λＯ）、・・・・・・
（Ａｍ 、 Ａｍ）の組のうち、１組は必ず一方が高電
位となるが、対応したヒユーズが切断されているため、
プリチャージされた出力ノードαＤは放電されない。こ
のため、例えば予備行デコーダ（６ａ）から高レベルの
予備デコーダ出力信号が出力されて予備の行線が選択さ
れる。とれによシ、反転増幅器（１６ｍ）〜（１６ｎ）
の出力は低レベルとなる。この結果、ナントゲート回路
ａηの出力端子（８）から高レベルのナンド信号が出力
される。したがって、この半導体メモリ装置が冗長機能
を使っていることがわかる。このように、ナントゲート
回路αＤの出力端子（８）が高レベルにあるか、低レベ
ルにあるかを測定することによシ、半導体メモリ装置が
冗長機能を使用しているか否かを簡単に判断することが
できる。
冗長機能が使用されていない場合には予備ヒユーズ（１
３ｍ、）〜（ｉ３ｍｔ）は切断されていない。一方、メ
モリセルが活性化したとき、アドレス入力信号（ＡＯ７
λ０）、・・・・・・（Ａｍ 、λｍ）の組は必ず一方
が高電位になるので、そのＭＯＳ Ｔ （１２ａ、 ）
〜（１２ｍ、 ）の必ず１つが導通状態となる。この
ため、出力ノードａυは放電されて、予備行デコーダ（
６凰）〜（６ｎ）から予備デコーダ出力信号は送出され
ず低レベルであシ、予備の行線は選択されることはない
。このため、反転増幅７５ （１６ｍ）〜（１６ｎ）の
出力は高レベルとなる。このため、ナントゲート回路α
ηの出力は低レベルとなる。次に、例えばアドレス信号
ＡＯセＨ′・・・・・・Ａｍ＝：’Ｌ’の状態で正規の
行が選択され、その行に不良ビットが検出された場合、
冗長機能が使用される。すなわち、不良ビットが検出さ
れた正規の行は不活性にされる（図示せず）。次に、こ
の予備行デコーダを活性化するため、対応するヒユーズ
（１３ａ、）〜（１３ｍりをレーザ光で切断する。この
ため、アドレス入力信号（ＡＯ１λＯ）、・・・・・・
（Ａｍ 、 Ａｍ）の組のうち、１組は必ず一方が高電
位となるが、対応したヒユーズが切断されているため、
プリチャージされた出力ノードαＤは放電されない。こ
のため、例えば予備行デコーダ（６ａ）から高レベルの
予備デコーダ出力信号が出力されて予備の行線が選択さ
れる。とれによシ、反転増幅器（１６ｍ）〜（１６ｎ）
の出力は低レベルとなる。この結果、ナントゲート回路
ａηの出力端子（８）から高レベルのナンド信号が出力
される。したがって、この半導体メモリ装置が冗長機能
を使っていることがわかる。このように、ナントゲート
回路αＤの出力端子（８）が高レベルにあるか、低レベ
ルにあるかを測定することによシ、半導体メモリ装置が
冗長機能を使用しているか否かを簡単に判断することが
できる。
なお、以上の実施例では予備行デコーダについて説明し
だが、予備列デコーダを用いる場合にも同様にできるこ
とはもちろんである。まだ、ＮチヤネルＭＯ８Ｔについ
て、説明したが、ＰチャネルＭＯ８Ｔについても電圧の
極性を逆にすることによシ、同様にできることはもちろ
んである。また、予備用ヒユーズをレーザ光によって切
断する場合について説明しだが、レーザ光によって高抵
抗の予備用ヒユーズを低抵抗にしてもよいことはもちろ
んである。また、ノアゲート回路の出力端子あるいはナ
ントゲート回路の出力端子に増幅器を接続してもよいこ
とはもちろんである。
だが、予備列デコーダを用いる場合にも同様にできるこ
とはもちろんである。まだ、ＮチヤネルＭＯ８Ｔについ
て、説明したが、ＰチャネルＭＯ８Ｔについても電圧の
極性を逆にすることによシ、同様にできることはもちろ
んである。また、予備用ヒユーズをレーザ光によって切
断する場合について説明しだが、レーザ光によって高抵
抗の予備用ヒユーズを低抵抗にしてもよいことはもちろ
んである。また、ノアゲート回路の出力端子あるいはナ
ントゲート回路の出力端子に増幅器を接続してもよいこ
とはもちろんである。
以上詳細に説明したように、この発明に係る半導体メモ
リ装置によれば冗長機能を備えたメモリセルアレイがパ
ンケージに収納された後でも、簡単な構成によシ、冗長
機能が使用されているか否かを容易に判断することがで
きる効果がある。
リ装置によれば冗長機能を備えたメモリセルアレイがパ
ンケージに収納された後でも、簡単な構成によシ、冗長
機能が使用されているか否かを容易に判断することがで
きる効果がある。
第１図は従来の冗長機能付きの半導体メモリ装置を示す
ブロック図、第２図はこの発明に係る半導体メモリ装置
に内蔵した半導体回路の一実施例を示す回路図、第３図
は第２図の予備デコーダを示す詳細な回路図、第４図お
よび第５図はそれぞれこの発明に係る半導体メモリ装置
に内蔵した半導体回路の他の実施例を示す回路図である
。 （１）・・・・メモリセルアレイ、（２）・・・・行デ
：ｆｆ−タ、（３）・・・・列デコーダ、（４）・・・
・バッファ回路、（５）・・・・予備メモリセル行、（
６）および（６ａ）〜（６ｎ）・・・・予備行デコーダ
、（７）・・・・ノアゲート回路、（８）・・・・出力
端子、（９）・・・・電源線、ＱＯ）・・・・出力側Ｍ
Ｏ８）ランジスタ、ａυ・・・・出力ノード、（１２ａ
、） 、 （１２ａ、） ・・・・（１２ｎ、）および
（１２ｎ、）・・・・ＭＯＳトランジスタ、（１３ｍ、
） ＋ （１３ｍｌ） ・・−（１３ｎ、）および（１
３ｎ２）”””” ”予備用ヒユーズ、（１４）・・・
・アース線、（１５ａ）〜（１５ｎ）・・・・非反転バ
ッファ回路、（１６ｇ）〜（１６ｎ）・・・・反転増幅
器、（Ｉ７）・・・・ナントゲート回路。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −Ａｏ
Ａｍ−１第２図 ５ｎ 第５図
ブロック図、第２図はこの発明に係る半導体メモリ装置
に内蔵した半導体回路の一実施例を示す回路図、第３図
は第２図の予備デコーダを示す詳細な回路図、第４図お
よび第５図はそれぞれこの発明に係る半導体メモリ装置
に内蔵した半導体回路の他の実施例を示す回路図である
。 （１）・・・・メモリセルアレイ、（２）・・・・行デ
：ｆｆ−タ、（３）・・・・列デコーダ、（４）・・・
・バッファ回路、（５）・・・・予備メモリセル行、（
６）および（６ａ）〜（６ｎ）・・・・予備行デコーダ
、（７）・・・・ノアゲート回路、（８）・・・・出力
端子、（９）・・・・電源線、ＱＯ）・・・・出力側Ｍ
Ｏ８）ランジスタ、ａυ・・・・出力ノード、（１２ａ
、） 、 （１２ａ、） ・・・・（１２ｎ、）および
（１２ｎ、）・・・・ＭＯＳトランジスタ、（１３ｍ、
） ＋ （１３ｍｌ） ・・−（１３ｎ、）および（１
３ｎ２）”””” ”予備用ヒユーズ、（１４）・・・
・アース線、（１５ａ）〜（１５ｎ）・・・・非反転バ
ッファ回路、（１６ｇ）〜（１６ｎ）・・・・反転増幅
器、（Ｉ７）・・・・ナントゲート回路。 なお、図中、同一符号は同一または相当部分を示す。 代 理 人 葛 野 信 −Ａｏ
Ａｍ−１第２図 ５ｎ 第５図
Claims (3)
- （１）予備メモリセルを内蔵した冗長機能付き半導体メ
モリ装置において、予備デコーダの各予備デコーダ出力
信号の論理和をとるゲート回路を設け、このゲート回路
の出力端子を外部端子に接続することにより、この外部
端子のレベルを測定し、冗長機能の使用の有無の判断を
可能にすることを特徴とする半導体メモリ装置。 - （２）前記ゲート回路は前記各予備デコーダ出力信号の
論理和をとる、あるいは非反転増幅器で増幅した出力信
号の論理和をとるノアゲート回路であることを特徴とす
る特許請求の範囲第１項記載の半導体メモリ装置。 - （３）前記ゲート回路は前記各予備デコーダ出力信号を
反転増幅器で増幅した出力信号の論理和をとるナンド回
路であることを特徴とする特許請求の範囲第１項記載の
半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223622A JPS59112500A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57223622A JPS59112500A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59112500A true JPS59112500A (ja) | 1984-06-28 |
| JPS6310520B2 JPS6310520B2 (ja) | 1988-03-07 |
Family
ID=16801088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57223622A Granted JPS59112500A (ja) | 1982-12-18 | 1982-12-18 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59112500A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| JPH03142799A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
-
1982
- 1982-12-18 JP JP57223622A patent/JPS59112500A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254499A (ja) * | 1984-05-31 | 1985-12-16 | Fujitsu Ltd | 記憶装置の作動状態の検査を行うことができる、冗長機能を有する半導体集積回路装置 |
| JPH03142799A (ja) * | 1989-10-27 | 1991-06-18 | Nec Ic Microcomput Syst Ltd | 半導体メモリ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6310520B2 (ja) | 1988-03-07 |
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